一种像素电荷转移效率测试结构与时序的制作方法

1.本发明涉及一种图像传感器，尤其涉及一种像素电荷转移效率测试结构与时序。


背景技术：

2.电荷转移效率是反映图像传感器性能的重要指标，当电荷转移效率较低时，传感器会产生图像拖尾现象，严重影响成像质量。造成图像传感器电荷转移效率低的原因，一般包括电荷转移路径上势垒的存在(如图1(a))，传输栅(transfer gate,tg)关断时沟道下电荷回流至钳位光电二极管(pinned photodiode，ppd)(如图1(b))。
3.评估像素的电荷转移效率对指导图像传感器设计具有重要意义。常见的测试电荷转移效率的方法有“多次读出法”、“等量曝光法”。其中，“多次读出法”指在正常读出时序后，重复多次复位浮置扩散节点(floating diode，fd)与开启传输栅的过程，并采样每次的信号，累加得到电子拖尾量。但这种方法下，若设计而像素的沟道下存在较为严重的势垒，即使多次读出ppd内仍会有拖尾电子，无法准确评估转移效率；“等量曝光法”指像素第一次曝光用正常时序读出，之后不对ppd复位，采用与第一次相等的曝光量进行第二次曝光，用第二次读出的信号与第一次读出的信号做差，得到拖尾电子数量。这种测试方法下，若传感器存在拖尾电子，则第二次曝光后ppd内电荷数量较多，而电荷转移效率与ppd内积累的电子数量有关，这将导致第二次读出转移效率低于第一次读出转移效率，从而使计算的拖尾电子数量偏低。此外，两种方法无法对电荷回流进行有效评估。
4.有鉴于此，特提出本发明。


技术实现要素：

5.本发明的目的是提供了一种像素电荷转移效率测试结构与时序，以解决现有技术中存在的上述技术问题，通过引入额外的存储节点(storage diode,sd)与晶体管，并配合设计的读出采样时序，完成对像素电荷转移效率较为客观准确的评估。
6.本发明的目的是通过以下技术方案实现的：
7.本发明的像素电荷转移效率测试结构，像素在p型衬底100的基础上，用n型离子注入形成ppd101感光区域，用于减小暗电流噪声的p 掺杂104位于ppd表面；
8.n型掺杂的浮置扩散节点fd105和存储节点sd103分别位于一个p阱102中，两个p阱102分置ppd101两侧。
9.上述的像素电荷转移效率测试结构的驱动时序，包括复位、曝光和读出三个阶段：
10.在复位阶段，tg1升高至2.8v，rst1置于2.8v，tg2、tg3以-1.5v电压关断，其余管子0v关断，对fd节点、ppd区域进行复位；
11.曝光阶段开始之后，第一选通管开启，待第一复位管关断后采样复位信号vrst1；
12.读出阶段：
13.第一传输栅导通，将ppd内信号转移至fd节点内，采样光电子信号vsig1；
14.第一传输栅关断后，第二选通管开启，第二复位管开启，对fd与sd节点进行复位，
第二复位管关断后，采样复位信号vrst2；
15.下一阶段，第二传输栅以2.5v开启，之后第三传输栅以2.8v开启，将ppd内残余的电荷转移至sd与fd组成的节点，第二传输栅先于第三传输栅关断；
16.在两个传输栅关断后，采样光电子信号vsig2。
17.与现有技术相比，本发明所提供的像素电荷转移效率测试结构与时序，通过改进的像素结构与驱动时序的配合，完成对像素电荷转移效率较为客观准确的评估。
附图说明
18.图1为传输通道势垒与电荷回流示意图；
19.图2为本发明实施例中的像素器件结构示意图；
20.图3为本发明施例中驱动时序示意图；
21.图4为本发明施例中不同时刻电荷转移示意图示意图；
22.图中：
23.100：p型衬底
24.101：ppd
25.102：p阱
26.103：sd节点
27.104：p 掺杂
28.105：fd节点
29.106：氧化层
30.107：第一传输栅
31.108：第二传输栅
32.109：第三传输栅
33.110：第一复位晶体管
34.111：第二复位晶体管
35.112：第一选通管
36.113：源极跟随器
37.114：第二选通管
具体实施方式
38.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
39.首先对本文中可能使用的术语进行如下说明：
40.术语“和/或”是表示两者任一或两者同时均可实现，例如，x和/或y表示既包括“x”或“y”的情况也包括“x和y”的三种情况。
41.术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部
件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。
42.术语“由
……
组成”表示排除任何未明确列出的技术特征要素。若将该术语用于权利要求中，则该术语将使权利要求成为封闭式，使其不包含除明确列出的技术特征要素以外的技术特征要素，但与其相关的常规杂质除外。如果该术语只是出现在权利要求的某子句中，那么其仅限定在该子句中明确列出的要素，其他子句中所记载的要素并不被排除在整体权利要求之外。
43.除另有明确的规定或限定外，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如：可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本文中的具体含义。
44.术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化描述，而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本文的限制。
45.本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。
46.本发明的像素电荷转移效率测试结构，像素在p型衬底100的基础上，用n型离子注入形成ppd101感光区域，用于减小暗电流噪声的p 掺杂104位于ppd表面；
47.n型掺杂的浮置扩散节点fd105和存储节点sd103分别位于一个p阱102中，两个p阱102分置ppd101两侧。
48.第一传输栅107栅极接tg1信号，源极为ppd，漏极为fd节点；
49.第二传输栅108栅极接tg2信号，源极为ppd；
50.第二传输栅108堆叠在第三传输栅109上方，两个栅极的多晶硅结构之间由氧化层106间隔离开。
51.第一复位晶体管110栅极接rst1信号，源极接fd节点、源极跟随器113栅极与第二选通管114漏极，漏极接vdd信号；
52.第二复位晶体管111栅极接rst2信号，源极接sd节点与第二选通管114源极，漏极接vdd信号。
53.第二选通管114栅极接sel2信号；
54.源极跟随器113源极接第一选通管112源极，漏极接vdd信号；
55.第一选通管112栅极接sel1信号，漏极接列读出总线。
56.第二传输栅108与ppd101的交叠大于第一传输栅107与ppd101的交叠程度，第三传输栅109与sd节点103的交叠程度大于第一传输栅107与fd节点105的交叠程度。
57.上述的像素电荷转移效率测试结构的驱动时序，包括复位、曝光和读出三个阶段：
58.在复位阶段，tg1升高至2.8v，rst1置于2.8v，tg2、tg3以-1.5v电压关断，其余管子0v关断，对fd节点、ppd区域进行复位；
59.曝光阶段开始之后，第一选通管开启，待第一复位管关断后采样复位信号vrst1；
60.读出阶段：
61.第一传输栅导通，将ppd内信号转移至fd节点内，采样光电子信号vsig1；
62.第一传输栅关断后，第二选通管开启，第二复位管开启，对fd与sd节点进行复位，第二复位管关断后，采样复位信号vrst2；
63.下一阶段，第二传输栅以2.5v开启，之后第三传输栅以2.8v开启，将ppd内残余的电荷转移至sd与fd组成的节点，第二传输栅先于第三传输栅关断；
64.在两个传输栅关断后，采样光电子信号vsig2。
65.综上可见，本发明实施例的像素电荷转移效率测试结构与时序，通过在测试像素中额外引入更益于传输的结构，增加的堆叠栅极与存储节点结构的设计无需过于拘束于转换增益的限制用于转移拖尾电子，以更为客观准确地评估像素的电荷转移效率。额外引入的结构中，一方面，堆叠的多晶硅栅极与n型区域交叠长度增加消除了交叠区域的势垒，并减小了等效沟道长度，有利于电子传输；第二方面，堆叠的传输栅tg2、tg3通过施加不同电压、不同脉冲时间优化电子传输通道。
66.为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面以具体实施例对本发明实施例所提供的进行详细描述。
67.实施例1
68.本发明像素器件结构如图2所示：
69.像素在p型衬底100的基础上，用n型离子注入形成ppd101感光区域；用于减小暗电流噪声的p 掺杂104位于pppd表面；n型掺杂的浮置扩散节点fd105与存储节点sd103位于p阱102中；第一传输栅107栅极接tg1信号，源极为ppd，漏极为fd节点；第二传输栅108栅极接tg2信号，源极为ppd；第二传输栅堆叠在第三传输栅109上方，两个栅极的多晶硅结构之间由氧化层106间隔离开；第一复位晶体管110栅极接rst1信号，源极接fd节点、源极跟随器sf113栅极与第二选通管114漏极，漏极接vdd信号；第二复位晶体管111栅极接rst2信号，源极接sd节点与第二选通管源极，漏极接vdd信号；第二选通管栅极接sel2信号；源极跟随器源极接第一选通管112源极，漏极接vdd信号；第一选通管栅极接sel1信号，漏极接列读出总线。相比于ppd、第一传输栅与fd节点的相对位置关系，制造过程中，需要使第二传输栅与ppd的交叠大于第一传输栅与ppd的交叠程度，第三传输栅与sd节点的交叠程度大于第一传输栅与fd节点的交叠程度。
70.本发明像素驱动时序如图3所示，分为复位、曝光和读出三个阶段：在复位阶段，tg1升高至2.8v，rst1置于2.8v，tg2、tg3以-1.5v电压关断，其余管子0v关断，对fd节点、ppd区域进行复位；曝光阶段开始之后，第一选通管开启，待第一复位管关断后采样复位信号vrst1；读出阶段，第一传输栅导通，将ppd内信号转移至fd节点内，采样光电子信号vsig1。第一传输栅关断后，第二选通管开启，第二复位管开启，对fd与sd节点进行复位，第二复位管关断后，采样复位信号vrst2。下一阶段，第二传输栅以2.5v开启，之后第三传输栅以2.8v开启，将ppd内残余的电荷转移至sd与fd组成的节点，第二传输栅先于第三传输栅关断；在两个传输栅关断后，采样光电子信号vsig2。
71.在像素设计中，由于需要考虑转移特性与转换增益(conversion gain,cg)、满阱容量性能的平衡，导致传输栅与fd节点针对转移效率的优化设计受到限制，而传统的拖尾电子测试方法的准确性受限于器件结构与曝光条件。
72.本发明通过在测试像素中额外引入更益于传输的结构，增加的堆叠栅极与存储节点结构的设计无需过于拘束于转换增益的限制用于转移拖尾电子，以更为客观准确地评估像素的电荷转移效率。额外引入的结构中，一方面，堆叠的多晶硅栅极与n型区域交叠长度增加消除了交叠区域的势垒，并减小了等效沟道长度，有利于电子传输；第二方面，堆叠的传输栅tg2、tg3通过施加不同电压、不同脉冲时间优化电子传输通道。
73.如图4所示，结合栅极时序可以看出，在
①②
时刻，tg2、tg3的不同开启电压使沟道内形成阶梯状的电势，有利于电子传输。在
③④
时刻，tg2、tg3的先后关断，可以使靠近ppd区域的通道首先被关断，从而抑制栅关断过程中，沟道内电子向ppd区域的回流作用；第三方面，在ppd内拖尾电子被tg2、tg3读出的过程中，sel2处于开启状态，此时电子被转移到sd与fd并联的节点，该节点具有更大的电容，因此对拖尾电子具有更大的驱动能力，有利于电荷转移。
74.最终，采样的信号做如下处理可以得到最终的电荷转移效率：
[0075][0076]
其中，cg1为sel2关断状态下的转换增益，cg2为sel2开启状态下的转换增益，此值可以通过光子转移曲线测试得到。
[0077]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。