半导体存储装置的制作方法

半导体存储装置
1.[相关申请案]
[0002]
本技术案享有以日本专利申请2020-157961号(申请日：2020年9月18日)作为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体存储装置。


背景技术：

[0004]
铁电体存储器作为非挥发性存储器受到关注。例如，有一种fefet(ferroelectric fet(field effect transistor，场效晶体管)，铁电场效晶体管)型3端子型存储器，其应用铁电层作为fet型晶体管的栅极绝缘层，对晶体管的阈值电压进行调制。通过改变铁电层的极化状态来对晶体管的阈值电压进行调制。
[0005]
三维配置存储单元的三维nand(not and，与非)闪速存储器实现了高集成度与低成本。三维nand闪速存储器中，例如在交替积层有多个绝缘层与多个栅极电极层的积层体形成着贯通积层体的存储器孔。通过应用fefet型3端子型存储器作为三维nand闪速存储器的存储单元，能够实现栅极绝缘层的薄膜化。因此，能够缩小存储器孔的孔径，从而能够实现存储单元的微细化。于是，通过应用fefet型3端子型存储器，能够使存储器的集成度更高。
[0006]
如果不断使存储单元微细化，那么例如铁电层的极化状态的控制会变得困难，有存储单元的动作变得不稳定的顾虑。因此，期望实现一种在使存储单元微细化的情况下动作也稳定的三维nand闪速存储器。


技术实现要素：

[0007]
本发明所要解决的问题在于提供一种动作稳定的半导体存储装置。
[0008]
实施方式的半导体存储装置包含：第1栅极电极层，在第1方向上延伸；第2栅极电极层，在所述第1方向上延伸，在与所述第1方向交叉的第2方向上与所述第1栅极电极层隔开；半导体层，设置于所述第1栅极电极层与所述第2栅极电极层之间，在与所述第1方向及所述第2方向交叉的第3方向上延伸；以及介电层，包围所述半导体层，含有铪及锆的至少任一个与氧，且包含：设置于所述第1栅极电极层与所述半导体层之间且以斜方晶系或三方晶系的结晶作为主要构成物质的第1区域、设置于所述第2栅极电极层与所述半导体层之间且以斜方晶系或三方晶系的结晶作为主要构成物质的第2区域、及设置于所述第1区域与所述第2区域之间且以斜方晶系及三方晶系的结晶以外作为主要构成物质的第3区域。
附图说明
[0009]
图1是第1实施方式的半导体存储装置的框图。
[0010]
图2是第1实施方式的半导体存储装置的存储单元阵列的等效电路图。
[0011]
图3是第1实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0012]
图4是第1实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0013]
图5是第1实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。
[0014]
图6～15是表示第1实施方式的半导体存储装置的制造方法的示意剖视图。
[0015]
图16是比较例的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。
[0016]
图17是第1实施方式的半导体存储装置的作用及效果的说明图。
[0017]
图18是第1实施方式的半导体存储装置的变化例的存储单元阵列的一部分的放大示意剖视图。
[0018]
图19是第2实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0019]
图20是第2实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0020]
图21～26是表示第2实施方式的半导体存储装置的制造方法的示意剖视图。
[0021]
图27是第3实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0022]
图28是第4实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0023]
图29是第4实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0024]
图30是第4实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。
[0025]
图31～43是表示第4实施方式的半导体存储装置的制造方法的示意剖视图。
[0026]
图44是第5实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0027]
图45是第5实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
[0028]
图46～54是表示第5实施方式的半导体存储装置的制造方法的示意剖视图。
[0029]
图55是第6实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
具体实施方式
[0030]
以下，参照附图对实施方式进行说明。再者，以下说明中，对同一或类似部件等标注同一符号，对于已经说明过一次的部件等适当省略其说明。
[0031]
另外，本说明书中，出于方便，有时使用用语“上”或“下”。“上”或“下”仅为表示附图内相对位置关系的用语，并非规定相对于重力的位置关系的用语。
[0032]
本说明书中，构成半导体存储装置的部件的化学组成的定性分析及定量分析例如可以通过二次离子质量分析法(secondary ion mass spectroscopy：sims)、能量分散型x射线光谱法(energy dispersive x-ray spectroscopy：edx)或电子能量损耗光谱法(electron energy loss spectroscopy：eels)等进行。另外，测定构成半导体存储装置的部件的厚度、部件间的距离等时，例如可以使用透过型电子显微镜(transmission electron microscope：tem)。另外，鉴定构成半导体存储装置的部件的构成物质的晶系、比较晶系的存在比率的大小时，例如可以使用透过型电子显微镜、x射线衍射分析(x-ray diffraction：xrd)、电子衍射分析(electron beam diffraction：ebd)、x射线光电光谱分析(x-ray photoelectron spectroscopy：xps)、辐射光x射线散射解析(synchrotron radiation x-ray absorption fine structure：xafs)。
[0033]
本说明书中，“铁电体”的意思是未从外部施加电场时也存在自发的极化(自发极
化)，当从外部施加电场时极化反转的物质。另外，本说明书中“顺电体”的意思是施加电场时产生极化，去除电场时极化消失的物质。
[0034]
本说明书中，“金属”是表现出金属性质的物质的总称，例如，表现出金属性质的金属氮化物及金属碳化物也包含于“金属”的范围内。
[0035]
(第1实施方式)
[0036]
第1实施方式的半导体存储装置具备：第1栅极电极层，在第1方向上延伸；第2栅极电极层，在第1方向上延伸，在与第1方向交叉的第2方向上与第1栅极电极层隔开；半导体层，设置于第1栅极电极层与第2栅极电极层之间，在与第1方向及第2方向交叉的第3方向上延伸；介电层，包围半导体层，含有包含氧化铪及氧化锆的至少任一个的氧化物，且包含第1栅极电极层与半导体层之间以斜方晶系或三方晶系的结晶作为主要构成物质的第1区域、第2栅极电极层与半导体层之间以斜方晶系或三方晶系的结晶作为主要构成物质的第2区域、及第1区域与第2区域之间以斜方晶系及三方晶系的结晶以外作为主要构成物质的第3区域。
[0037]
第1实施方式的半导体存储装置为三维铁电体存储器100。第1实施方式的三维铁电体存储器100是应用fefet型3端子型存储器作为存储单元mc的铁电体存储器。
[0038]
图1是第1实施方式的半导体存储装置的框图。图1表示第1实施方式的三维铁电体存储器100的电路构成。如图1所示，三维铁电体存储器100具备存储单元阵列101、字线驱动电路102、行解码器电路103、感测放大器电路104、列解码器电路105及控制电路106。
[0039]
图2是第1实施方式的半导体存储装置的存储单元阵列的等效电路图。图2示意性地表示存储单元阵列101内的配线构造。第1实施方式的存储单元阵列101具备立体配置多个存储单元mc的三维构造。
[0040]
以下，图2所示的x方向为第1方向的一例。y方向为第2方向的一例。z方向为第3方向的一例。y方向与x方向交叉。z方向与x方向及y方向交叉。例如，x方向与y方向正交。例如，z方向与x方向及y方向正交。
[0041]
存储单元阵列101具备图2所示的多个存储单元mc、源极选择晶体管sst、漏极选择晶体管sdt、多条字线wla、wlb、多条位线bl1～bl4、共通源极线csl、源极选择栅极线sgs、多条漏极选择栅极线sgd。
[0042]
多个存储单元mc在z方向上串联连接。多个存储单元mc连接于源极选择晶体管sst与漏极选择晶体管sdt之间。
[0043]
存储单元mc是栅极绝缘层为铁电体的fefet。存储单元mc的晶体管的阈值电压根据栅极绝缘层的极化状态而变化。通过使晶体管的阈值电压变化而使晶体管的导通电流变化。例如，将阈值电压高而导通电流低的状态定义为数据“0”，将阈值电压低而导通电流高的状态定义为数据“1”，那么存储单元mc能够存储“0”与“1”的1比特数据。
[0044]
字线wla、wlb在x方向上延伸。字线wla、wlb连接于存储单元mc的栅极电极。字线wla、wlb控制存储单元mc的栅极电压。
[0045]
字线wla与字线wlb电分离。字线wla与字线wla电连接。字线wlb与字线wlb电连接。
[0046]
源极选择晶体管sst电连接于共通源极线csl。通过对源极选择栅极线sgs施加的电压来控制源极选择晶体管sst。
[0047]
漏极选择晶体管sdt连接于bl1～bl4。通过对漏极选择栅极线sgd施加的电压来控
制漏极选择晶体管sdt。
[0048]
多条字线wla、wlb电连接于字线驱动电路102。多条位线bl1～4连接于感测放大器电路104。
[0049]
行解码器电路103具备根据输入的行位址信号选择字线wla、wlb的功能。字线驱动电路102具备对通过行解码器电路103所选择的字线wla、wlb施加特定电压的功能。
[0050]
列解码器电路105具备根据输入的列位址信号选择位线bl的功能。感测放大器电路104具备对通过列解码器电路105所选择的位线bl施加特定电压的功能。另外，具备检测并放大于所选择的位线bl中流通的电流或电压的功能。
[0051]
控制电路106具备控制字线驱动电路102、行解码器电路103、感测放大器电路104、列解码器电路105、及未图示的其它电路的功能。
[0052]
字线驱动电路102、行解码器电路103、感测放大器电路104、列解码器电路105等电路例如包含未图示的使用半导体层的晶体管及配线层。
[0053]
例如，图2中，在读出被虚线包围的存储单元mc中存储的数据的情况下，对连接于存储单元mc的栅极电极的字线wla施加读出电压。存储单元mc的晶体管成为导通状态，由此使电流于共通源极线csl与位线bl1之间流通。基于从共通源极线csl流向位线bl1之间的电流，判定存储单元mc中存储的数据。
[0054]
例如，利用感测放大器电路104放大于位线bl1中流通的电流，利用控制电路106判定存储单元mc中存储的数据。或者，利用感测放大器电路104放大位线bl1的电压变化，利用控制电路106判定存储单元mc中存储的数据。
[0055]
图2中，例示于串联连接的存储单元mc为4个时，位线为4条的情形，但串联连接的存储单元mc的数量及位线的数量并不限定于4个或者4条。
[0056]
图3、图4是第1实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图3是存储单元阵列101的xy截面。图3是包含图4的bb'面的截面。图4是存储单元阵列101的yz截面。图4是图3的aa'截面。
[0057]
图3及图4中，被虚线包围的区域为一个存储单元mc。图3及图4中，例示在y方向上相邻的存储单元mc1与存储单元mc2。
[0058]
存储单元阵列101具有第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、半导体层12、介电层14、沟槽绝缘层16、层间绝缘层18、芯绝缘层20。
[0059]
沟槽绝缘层16是第1绝缘层的一例。层间绝缘层18是第2绝缘层的一例。芯绝缘层20是第3绝缘层的一例。
[0060]
第1栅极电极层10a在x方向上延伸。第1栅极电极层10a例如与图2所示的字线wla对应。第1栅极电极层10a作为存储单元mc1的晶体管的栅极电极发挥功能。
[0061]
第1栅极电极层10a包含障壁金属层10ax及金属层10ay。
[0062]
障壁金属层10ax例如为金属氮化物或金属碳化物。障壁金属层10ax例如包含氮化钛。障壁金属层10ax例如为氮化钛层。
[0063]
金属层10ay例如为金属。金属层10ay例如包含钨(w)。金属层10ay例如为钨层。
[0064]
第2栅极电极层10b在x方向上延伸。第2栅极电极层10b与第1栅极电极层10a在y方向上隔开。第2栅极电极层10b与第1栅极电极层10a在y方向上相邻。第2栅极电极层10b例如
与图2所示的字线wlb对应。第2栅极电极层10b作为存储单元mc2的晶体管的栅极电极发挥功能。
[0065]
第2栅极电极层10b包含障壁金属层10bx及金属层10by。
[0066]
障壁金属层10bx例如为金属氮化物或金属碳化物。障壁金属层10bx例如包含氮化钛。障壁金属层10bx例如包含氮化钛层。
[0067]
金属层10by例如为金属。金属层10by例如包含钨(w)。金属层10by例如为钨层。
[0068]
第3栅极电极层10c在x方向上延伸。第3栅极电极层10c与第1栅极电极层10a在z方向上隔开。第3栅极电极层10c与第1栅极电极层10a在z方向上相邻。第3栅极电极层10c例如与图2所示的字线wla对应。第3栅极电极层10c作为存储单元mc的晶体管的栅极电极发挥功能。
[0069]
第3栅极电极层10c包含障壁金属层10cx及金属层10cy。
[0070]
障壁金属层10cx例如为金属氮化物或金属碳化物。障壁金属层10cx例如包含氮化钛。障壁金属层10cx例如包含氮化钛层。
[0071]
金属层10cy例如为金属。金属层10cy例如包含钨(w)。金属层10cy例如为钨层。
[0072]
第4栅极电极层10d在x方向上延伸。第4栅极电极层10d与第3栅极电极层10c在y方向上隔开。第4栅极电极层10d与第3栅极电极层10c在y方向上相邻。另外，第4栅极电极层10d与第2栅极电极层10b在z方向上相邻。第4栅极电极层10d例如与图2所示的字线wlb对应。第4栅极电极层10d作为存储单元mc的晶体管的栅极电极发挥功能。
[0073]
第4栅极电极层10d包含障壁金属层10dx及金属层10dy。
[0074]
障壁金属层10dx例如为金属氮化物或金属碳化物。障壁金属层10dx例如包含氮化钛。障壁金属层10dx例如包含氮化钛层。
[0075]
金属层10dy例如为金属。金属层10dy例如包含钨(w)。金属层10dy例如为钨层。
[0076]
半导体层12设置于第1栅极电极层10a与第2栅极电极层10b之间。半导体层12设置于第3栅极电极层10c与第4栅极电极层10d之间。半导体层12在z方向上延伸。半导体层12例如为圆筒形状。
[0077]
半导体层12作为存储单元mc的晶体管的通道发挥功能。
[0078]
半导体层12例如为多晶的半导体。半导体层12例如包含多晶硅。半导体层12例如为多晶硅层。半导体层12在xy平面上的厚度例如为5nm以上30nm以下。
[0079]
介电层14包围半导体层12。介电层14设置于第1栅极电极层10a与半导体层12之间、第2栅极电极层10b与半导体层12之间、第3栅极电极层10c与半导体层12之间、及第4栅极电极层10d与半导体层12之间。
[0080]
介电层14设置于沟槽绝缘层16与半导体层12之间、及层间绝缘层18与半导体层12之间。介电层14在z方向上延伸。介电层14例如为圆筒形状。
[0081]
介电层14的一部分为铁电体。介电层14的一部分作为存储单元mc的晶体管的栅极绝缘层发挥功能。
[0082]
介电层14含有包含氧化铪及氧化锆的至少任一个的氧化物。介电层14例如为氧化铪层。介电层14例如为氧化锆层。介电层14在xy平面上的厚度例如为5nm以上40nm以下。
[0083]
再者，介电层14与半导体层12之间例如可以隔有与介电层14具有不同化学组成的绝缘层。与介电层14具有不同化学组成的绝缘层例如为氧化硅层。
[0084]
沟槽绝缘层16设置于第1栅极电极层10a与第2栅极电极层10b之间。沟槽绝缘层16设置于第3栅极电极层10c与第4栅极电极层10d之间。沟槽绝缘层16与半导体层12在x方向上相邻。沟槽绝缘层16与介电层14在x方向上相邻。
[0085]
沟槽绝缘层16例如为氧化物、氮氧化物或氮化物。沟槽绝缘层16例如包含氧化硅或氧化铝。沟槽绝缘层16例如包含氧化硅层或氧化铝层。
[0086]
层间绝缘层18设置于第1栅极电极层10a与第3栅极电极层10c之间、及第2栅极电极层10b与第4栅极电极层10d之间。
[0087]
层间绝缘层18例如为氧化物、氮氧化物或氮化物。层间绝缘层18例如包含氧化硅。层间绝缘层18例如为氧化硅层。层间绝缘层18在z方向上的厚度例如为5nm以上30nm以下。
[0088]
芯绝缘层20被半导体层12包围。芯绝缘层20在z方向上延伸。芯绝缘层20例如为圆柱形状。
[0089]
芯绝缘层20例如为氧化物、氮氧化物或氮化物。芯绝缘层20例如包含氧化硅。芯绝缘层20例如包含氧化硅或氧化铝。芯绝缘层20例如包含氧化硅层或氧化铝层。芯绝缘层20的材料例如与沟槽绝缘层16的材料不同。芯绝缘层20的化学组成例如与沟槽绝缘层16的化学组成不同。
[0090]
图5是第1实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。图5是存储单元阵列101的xy截面。
[0091]
介电层14含有包含氧化铪及氧化锆的至少任一个的氧化物。介电层14的一部分为铁电体，介电层14的另一部分为顺电体。
[0092]
介电层14例如以氧化铪作为主成分。所谓以氧化铪作为主成分，意思是介电层14所含物质中，氧化铪的摩尔比率最高。氧化铪的摩尔比率例如为90％以上。
[0093]
介电层14例如以氧化锆作为主成分。所谓以氧化锆作为主成分，意思是介电层14所含的物质中，氧化锆的摩尔比率最高。
[0094]
介电层14所含的氧化锆的摩尔比率例如为40％以上60％以下。介电层14所含的氧化物例如为氧化铪与氧化锆的混晶。
[0095]
氧化铪在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶的情况下为铁电体。
[0096]
具有铁电性的氧化铪例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或146号)的结晶的情况下具有铁电性。
[0097]
氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。斜方晶系或三方晶系以外是指立方晶系、六方晶系、正方晶系、单斜晶系、三斜晶系。
[0098]
氧化锆在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化锆在为斜方晶系或三方晶系的结晶的情况下为铁电体。
[0099]
具有铁电性的氧化锆例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或146号)的结晶的情况下具有铁电性。
[0100]
氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。
[0101]
介电层14例如包含选自由硅(si)、锆(zr)、铝(al)、钇(y)、锶(sr)、镧(la)、钐(sm)、钆(gd)、铽(tb)、镝(dy)、钬(ho)、铒(er)、镱(yb)、镥(lu)、及钡(ba)所组成的群中的至少一种添加元素。介电层14所含的氧化物包含所述添加元素。在氧化物为氧化铪的情况下，通过包含所述添加元素，能够使氧化铪容易表现出铁电性。
[0102]
介电层14包含铁电体区域14a、铁电体区域14b、顺电体区域14c、顺电体区域14d。铁电体区域14a为第1区域的一例。铁电体区域14b为第2区域的一例。顺电体区域14c为第3区域的一例。顺电体区域14d为第4区域的一例。
[0103]
铁电体区域14a设置于第1栅极电极层10a与半导体层12之间。铁电体区域14b设置于第2栅极电极层10b与半导体层12之间。
[0104]
顺电体区域14c设置于沟槽绝缘层16与半导体层12之间。沟槽绝缘层16与顺电体区域14c相接。顺电体区域14c设置于铁电体区域14a与铁电体区域14b之间。
[0105]
顺电体区域14d设置于沟槽绝缘层16与半导体层12之间。沟槽绝缘层16与顺电体区域14d相接。顺电体区域14d设置于铁电体区域14a与铁电体区域14b之间。
[0106]
铁电体区域14a及铁电体区域14b以斜方晶系或三方晶系的结晶作为主要构成物质。所谓以斜方晶系或三方晶系的结晶作为主要构成物质，意思是构成铁电体区域14a及铁电体区域14b的物质中，斜方晶系或三方晶系的结晶表现出最高的存在比率。
[0107]
铁电体区域14a及铁电体区域14b中，斜方晶系或三方晶系的结晶的存在比率大于斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率。存在比率例如为摩尔比或体积比。铁电体区域14a及铁电体区域14b为结晶质。
[0108]
铁电体区域14a及铁电体区域14b为铁电体。铁电体区域14a及铁电体区域14b所含的氧化物为铁电体。
[0109]
具有铁电性的铁电体区域14a及铁电体区域14b作为存储单元mc的fefet的栅极绝缘层发挥功能。
[0110]
顺电体区域14c及顺电体区域14d以斜方晶系及三方晶系的结晶以外作为主要构成物质。所谓以斜方晶系及三方晶系的结晶以外作为主要构成物质，意思是构成顺电体区域14c及顺电体区域14d的物质中，斜方晶系及三方晶系的结晶以外的物质表现出最高的存在比率。
[0111]
顺电体区域14c及顺电体区域14d中，斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率大于斜方晶系或三方晶系的结晶的存在比率。顺电体区域14c及顺电体区域14d为结晶质或非晶质。
[0112]
顺电体区域14c及顺电体区域14d为顺电体。顺电体区域14c及顺电体区域14d所含的氧化物为顺电体。
[0113]
第1距离(图5中的d1)大于第2距离(图5中的d2)，该第1距离是第1栅极电极层10a与第2栅极电极层10b之间设置有半导体层12的区域中、第1栅极电极层10a与第2栅极电极层10b之间的距离，该第2距离是第1栅极电极层10a与第2栅极电极层10b之间设置有沟槽绝缘层16的区域中、第1栅极电极层10a与第2栅极电极层10b之间的距离。
[0114]
其次，对第1实施方式的半导体存储装置的制造方法的一例进行说明。
[0115]
图6至图15是表示第1实施方式的半导体存储装置的制造方法的示意剖视图。图6至图15是表示三维铁电体存储器100的存储单元阵列101的制造方法的一例的图。
[0116]
图6至图15的上图是存储单元阵列101的xy截面。图6至图15的上图是与图3的一部分对应的图。图6至图15的下图是存储单元阵列101的yz截面。图6至图15的下图是与图4对应的图。
[0117]
首先，在未图示的半导体基板的上，交替积层多个氧化硅层51与多个氮化硅层52(图6)。
[0118]
氧化硅层51、氮化硅层52例如通过cvd法(chemical vapor deposition法，化学气相沉积法)形成。
[0119]
氧化硅层51的一部分最终成为层间绝缘层18。
[0120]
其次，在多个氧化硅层51及多个氮化硅层52形成存储器沟槽55(图7)。存储器沟槽55贯通多个氧化硅层51及多个氮化硅层52。
[0121]
存储器沟槽55例如是通过光刻法及rie法(reactive ion etching法，离子蚀刻法)形成。
[0122]
其次，以sog(spin on glass，旋涂式玻璃)层56将存储器沟槽55之中嵌埋(图8)。sog层56是通过涂布法形成。
[0123]
其次，在sog层56、多个氧化硅层51及多个氮化硅层52的一部分形成存储器孔57(图9)。存储器孔57例如通过光刻法及rie法形成。
[0124]
其次，在存储器孔57之中形成氧化铪层58、多晶硅层59及氧化硅层60(图10)。氧化铪层58例如是通过ald法(atomic layer deposition法，原子层沉积法)形成。多晶硅层59及氧化硅层60例如是通过cvd法形成。
[0125]
氧化铪层58最终成为介电层14。多晶硅层59最终成为半导体层12。氧化硅层60最终成为芯绝缘层20。
[0126]
其次，将多个氮化硅层52去除(图11)。多个氮化硅层52例如是使用未图示的开口部，通过湿式蚀刻法去除。
[0127]
其次，形成氮化钛层61及钨层62(图12)。氮化钛层61及钨层62例如是通过cvd法形成。
[0128]
氮化钛层61最终成为障壁金属层10ax、10bx、10cx及10dx。钨层62最终成为金属层10ay、金属层10by、金属层10cy及金属层10dy。
[0129]
其次，去除sog层56(图13)。sog层56例如是通过湿式蚀刻法去除。通过去除sog层56，形成空隙部63。去除sog层56时，也可以在氧化硅层60的上设置用以防止氧化硅层60的蚀刻的遮罩材。
[0130]
其次，进行热处理，使氧化铪层58结晶化(图14)。热处理例如是在氮气氛围中，在600℃以上1050℃以下的温度下进行。热处理是所谓结晶化退火。
[0131]
通过热处理，使氧化铪层58之中，夹于多晶硅层59与氮化钛层61的区域58a、及夹于多晶硅层59与氧化硅层51的区域58b因被施加的应力成为斜方晶系或三方晶系的结晶。另一方面，夹于多晶硅层59与空隙部63的区域58c因被施加的应力较小，故成为斜方晶系或三方晶系的结晶以外的结晶或非晶质相。
[0132]
换言之，夹于多晶硅层59与氮化钛层61的区域58a及夹于多晶硅层59与氧化硅层51的区域58b成为铁电体。另外，夹于多晶硅层59与空隙部63的区域58c成为顺电体。
[0133]
夹于多晶硅层59与氮化钛层61的区域58a最终成为铁电体区域14a及铁电体区域14b。另外，夹于多晶硅层59与空隙部63的区域58c最终成为顺电体区域14c及顺电体区域14d。
[0134]
其次，以氧化硅层64将空隙部63嵌埋(图15)。氧化硅层64最终成为沟槽绝缘层16。
[0135]
通过以上的制造方法，制造第1实施方式的三维铁电体存储器100的存储单元阵列101。
[0136]
其次，对第1实施方式的半导体存储装置的作用及效果进行说明。
[0137]
三维配置存储单元的三维nand闪速存储器实现高集成度与低成本。三维nand闪速存储器中，例如在交替积层有多个绝缘层与多个栅极电极层的积层体形成着贯通积层体的存储器孔。通过应用fefet型3端子型存储器作为三维nand闪速存储器的存储单元，能够实现栅极绝缘层的薄膜化。因此，能够缩小存储器孔的孔径，从而能够实现存储单元的微细化。因此，通过应用fefet型3端子型存储器，能够进一步提高存储器的集成度。
[0138]
如果不断使存储单元微细化，那么例如作为栅极绝缘层的铁电层的极化状态会变得难以控制，有存储单元的动作变得不稳定的顾虑。因此，期望实现一种存储器，该存储器具备在使存储单元微细化时也动作稳定的存储单元。
[0139]
图16是比较例的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。图16是与第1实施方式的图5对应的图。
[0140]
比较例的半导体存储装置的存储单元阵列与第1实施方式的存储单元阵列101的不同之处在于：介电层14的整个区域为铁电体。
[0141]
于比较例的存储单元阵列的情况下，介电层14的整个区域为铁电体。因此，例如在对存储单元mc1进行写入动作时，有介电层14的极化反转意外发展至第2栅极电极层10b之侧的顾虑。在该情况下，例如有发生对存储单元mc2的误写入的顾虑。即，有存储单元mc1与存储单元mc2之间产生干涉的顾虑。
[0142]
如此，比较例的存储单元阵列因介电层14的整个区域为铁电体，故铁电层的极化状态的控制会变得困难，有存储单元mc的动作变得不稳定的顾虑。
[0143]
图17是第1实施方式的半导体存储装置的作用及效果的说明图。图17是第1实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。图17是存储单元阵列101的xy截面。
[0144]
第1实施方式的三维铁电体存储器100的存储单元阵列101中，介电层14被分割为铁电体区域14a及铁电体区域14b、以及顺电体区域14c及顺电体区域14d。存储单元mc1的铁电体区域14a与存储单元mc2的铁电体区域14b被顺电体区域14c及顺电体区域14d分断。
[0145]
因此，例如对存储单元mc1进行写入动作时，能够抑制介电层14的极化反转意外进展至第2栅极电极层10b之侧。因此，例如对存储单元mc2的误写入得到抑制。于是，存储单元mc1与存储单元mc2之间的干涉得到抑制。第1实施方式的三维铁电体存储器100中，铁电层的极化状态的控制性提升，实现稳定动作。
[0146]
图18是第1实施方式的半导体存储装置的变化例的存储单元阵列的一部分的放大示意剖视图。图18是与第1实施方式的图5对应的图。
[0147]
变化例的存储单元阵列与第1实施方式的存储单元阵列101的不同之处在于：介电层14的铁电体区域14a在y方向的第1厚度(图18中的t1)大于顺电体区域14c在x方向的第2厚度(图18中的t2)。
[0148]
变化例的存储单元阵列例如可以通过如下方法制造：于第1实施方式的存储单元阵列101的制造方法中，去除sog层56后，进而对氧化铪层58的一部分进行蚀刻。
[0149]
变化例的存储单元阵列中，通过使顺电体区域14c在x方向的厚度t2较薄，而使存储单元mc的介电层14的极化状态的控制性进一步提升。
[0150]
以上，根据第1实施方式，能够实现铁电层的极化状态的控制性提升，动作稳定的半导体存储装置。
[0151]
(第2实施方式)
[0152]
第2实施方式的半导体存储装置与第1实施方式的半导体存储装置的不同之处在于：进而具备金属氧化物层，该金属氧化物层设置于第1栅极电极层与介电层之间、及第1栅极电极层与第1绝缘层之间，含有包含与铪(hf)及锆(zr)不同的金属元素的金属氧化物。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
[0153]
图19、20是第2实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图19是存储单元阵列201的xy截面。图19是包含图20的dd'面的截面。图20是存储单元阵列201的yz截面。图20是图19的cc'截面。
[0154]
图19及图20中，被虚线包围的区域为一个存储单元mc。图19及图20中，例示在y方向上相邻的存储单元mc1与存储单元mc2。
[0155]
存储单元阵列201具有第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、半导体层12、介电层14、沟槽绝缘层16、层间绝缘层18、芯绝缘层20、中间绝缘层22。
[0156]
沟槽绝缘层16为第1绝缘层的一例。层间绝缘层18为第2绝缘层的一例。芯绝缘层20为第3绝缘层的一例。中间绝缘层22为金属氧化物层的一例。
[0157]
中间绝缘层22设置于第1栅极电极层10a与介电层14之间、第2栅极电极层10b与介电层14之间、第3栅极电极层10c与介电层14之间、第4栅极电极层10d与介电层14之间。中间绝缘层22例如与第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c及第4栅极电极层10d相接。另外，中间绝缘层22例如与介电层14相接。
[0158]
中间绝缘层22设置于第1栅极电极层10a与沟槽绝缘层16之间、第2栅极电极层10b与沟槽绝缘层16之间、第3栅极电极层10c与沟槽绝缘层16之间、第4栅极电极层10d与沟槽绝缘层16之间。中间绝缘层22例如与沟槽绝缘层16相接。
[0159]
中间绝缘层22包含金属氧化物。中间绝缘层22所含的金属氧化物包含与铪(hf)及锆(zr)不同的金属元素。中间绝缘层22例如包含钛(ti)。中间绝缘层22例如包含氧化钛。中间绝缘层22例如为氧化钛层。
[0160]
中间绝缘层22在y方向的厚度例如为0.5nm以上3nm以下。
[0161]
第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c及第4栅极电极层10d例如包含与中间绝缘层22所含的金属元素相同的金属元素。第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c及第4栅极电极层10d例如包含钛(ti)。
[0162]
第1栅极电极层10a的障壁金属层10ax、第2栅极电极层10b的障壁金属层10bx、第3
栅极电极层10c的障壁金属层10cx及第4栅极电极层10d的障壁金属层10dx例如包含钛(ti)。第1栅极电极层10a的障壁金属层10ax、第2栅极电极层10b的障壁金属层10bx、第3栅极电极层10c的障壁金属层10cx及第4栅极电极层10d的障壁金属层10dx例如为氮化钛层。
[0163]
介电层14在z方向上被分割为铁电体区域与顺电体区域。中间绝缘层22与半导体层12之间的介电层14为铁电体区域，另一方面，层间绝缘层18与半导体层12之间的介电层14为顺电体区域。
[0164]
其次，对第2实施方式的半导体存储装置的制造方法的一例进行说明。第2实施方式的半导体存储装置的制造方法与第1实施方式的半导体存储装置的制造方法的不同之处在于形成氧化钛层，以及不形成空隙部。
[0165]
图21至图26是表示第2实施方式的半导体存储装置的制造方法的示意剖视图。图21至图26是表示三维铁电体存储器200的存储单元阵列201的制造方法的一例的图。
[0166]
图21至图26的上图是存储单元阵列201的xy截面。图21至图26的上图是与图19的一部分对应的图。图21至图26的下图是存储单元阵列201的yz截面。图21至图26的下图是与图20对应的图。
[0167]
直到在多个氧化硅层51及多个氮化硅层52形成存储器沟槽55为止，与第1实施方式的半导体存储装置的制造方法相同。
[0168]
其次，以氧化硅层64嵌埋存储器沟槽55之中(图21)。氧化硅层64最终成为沟槽绝缘层16。
[0169]
其次，在氧化硅层64、多个氧化硅层51及多个氮化硅层52的一部分形成存储器孔57(图22)。存储器孔57例如通过光刻法及rie法形成。
[0170]
其次，在存储器孔57之中形成氧化铪层58、多晶硅层59及氧化硅层65(图23)。氧化铪层58例如是通过ald法形成。多晶硅层59及氧化硅层65例如是通过cvd法形成。
[0171]
氧化铪层58最终成为介电层14。多晶硅层59最终成为半导体层12。氧化硅层65最终成为芯绝缘层20。
[0172]
其次，将多个氮化硅层52去除(图24)。多个氮化硅层52例如是使用未图示的开口部，通过湿式蚀刻法去除。
[0173]
其次，形成氧化钛层66、氮化钛层61及钨层62(图25)。氧化钛层66、氮化钛层61及钨层62例如是通过cvd法形成。
[0174]
氧化钛层66最终成为中间绝缘层22。氮化钛层61最终成为障壁金属层10ax、10bx、10cx及10dx。钨层62最终成为金属层10ay、金属层10by、金属层10cy及金属层10dy。
[0175]
其次，进行热处理，使氧化铪层58结晶化(图26)。热处理例如是在氮气氛围中，在600℃以上1050℃以下的温度下进行。热处理是所谓结晶化退火。
[0176]
通过热处理，氧化铪层58之中，夹于多晶硅层59与氧化钛层66的区域58a被氧化钛层66促进结晶化，成为斜方晶系或三方晶系的结晶。另一方面，夹于多晶硅层59与氧化硅层51的区域58b、及夹于多晶硅层59与氧化硅层64的区域58c成为斜方晶系或三方晶系的结晶以外的结晶或非晶质相。
[0177]
换言之，夹于多晶硅层59与氧化钛层66的区域58a成为铁电体。另一方面，夹于多晶硅层59与氧化硅层51的区域58b、及夹于多晶硅层59与氧化硅层64的区域58c成为顺电体。
[0178]
夹于多晶硅层59与氧化钛层66的区域58a最终成为铁电体区域14a及铁电体区域14b。另外，夹于多晶硅层59与氧化硅层64的区域58c最终成为顺电体区域14c及顺电体区域14d。
[0179]
优选氧化硅层64包含氧化铝。通过使氧化硅层64包含氧化铝，抑制夹于多晶硅层59与氧化硅层64的区域58c的斜方晶系及三方晶系的结晶生长。
[0180]
通过以上的制造方法，制造第2实施方式的三维铁电体存储器200的存储单元阵列201。
[0181]
以上，根据第2实施方式，与第1实施方式同样地，能够实现铁电层的极化状态的控制性提升，动作稳定的半导体存储装置。
[0182]
(第3实施方式)
[0183]
与第1实施方式的半导体存储装置的不同之处在于：介电层进而具备第3绝缘层与半导体层之间以斜方晶系及三方晶系的结晶以外作为主要构成物质的第4区域。以下，对于与第1实施方式重复的内容，有时省略一部分记述。
[0184]
图27是第3实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图27是存储单元阵列301的yz截面。图27是与图4对应的截面。
[0185]
图27中，被虚线包围的区域为一个存储单元mc。图27中，例示在y方向上相邻的存储单元mc1与存储单元mc2。另外，例示与存储单元mc1在z方向上相邻的存储单元mc3。
[0186]
存储单元阵列301具有第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、半导体层12、介电层14、沟槽绝缘层16、层间绝缘层18、芯绝缘层20。
[0187]
沟槽绝缘层16是第1绝缘层的一例。层间绝缘层18是第2绝缘层的一例。芯绝缘层20是第3绝缘层的一例。
[0188]
层间绝缘层18设置于第1栅极电极层10a与第3栅极电极层10c之间、及第2栅极电极层10b与第4栅极电极层10d之间。
[0189]
层间绝缘层18例如包含氧化铝。层间绝缘层18例如为氧化铝层。
[0190]
介电层14包围半导体层12。介电层14设置于第1栅极电极层10a与半导体层12之间、第2栅极电极层10b与半导体层12之间、第3栅极电极层10c与半导体层12之间、及第4栅极电极层10d与半导体层12之间。
[0191]
介电层14设置于沟槽绝缘层16与半导体层12之间、及层间绝缘层18与半导体层12之间。介电层14在z方向上延伸。介电层14例如为圆筒形状。
[0192]
介电层14的一部分为铁电体。介电层14的一部分作为存储单元mc的晶体管的栅极绝缘层发挥功能。
[0193]
介电层14含有包含氧化铪及氧化锆的至少任一个的氧化物。介电层14例如为氧化铪层。介电层14例如为氧化锆层。介电层14在xy平面上的厚度例如为5nm以上40nm以下。
[0194]
介电层14包含铁电体区域14a、铁电体区域14b、顺电体区域14c、顺电体区域14d、顺电体区域14e、铁电体区域14f。顺电体区域14e为第4区域的一例。
[0195]
铁电体区域14a设置于第1栅极电极层10a与半导体层12之间。铁电体区域14b设置于第2栅极电极层10b与半导体层12之间。
[0196]
顺电体区域14c设置于沟槽绝缘层16与半导体层12之间。沟槽绝缘层16与顺电体
区域14c相接。顺电体区域14c设置于铁电体区域14a与铁电体区域14b之间。
[0197]
顺电体区域14d设置于沟槽绝缘层16与半导体层12之间。沟槽绝缘层16与顺电体区域14d相接。顺电体区域14d设置于铁电体区域14a与铁电体区域14b之间。
[0198]
顺电体区域14e设置于层间绝缘层18与半导体层12之间，层间绝缘层18是第1栅极电极层10a与第2栅极电极层10b之间的层间绝缘层。层间绝缘层18与顺电体区域14e相接。顺电体区域14e与铁电体区域14a在z方向上相邻。
[0199]
铁电体区域14f设置于第3栅极电极层10c与半导体层12之间。顺电体区域14e夹于铁电体区域14a与铁电体区域14f之间。
[0200]
顺电体区域14e是以斜方晶系及三方晶系的结晶以外作为主要构成物质。顺电体区域14e中，斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率大于斜方晶系或三方晶系的结晶的存在比率。顺电体区域14e为结晶质或非晶质。
[0201]
顺电体区域14e为顺电体。顺电体区域14e所含的氧化物为顺电体。
[0202]
铁电体区域14f以斜方晶系或三方晶系的结晶作为主要构成物质。铁电体区域14f中，斜方晶系或三方晶系的结晶的存在比率大于斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率。铁电体区域14f为结晶质。
[0203]
铁电体区域14f为铁电体。铁电体区域14f所含的氧化物为铁电体。
[0204]
第3实施方式的存储单元阵列301例如可以通过如下方法形成：于第1实施方式的半导体存储装置的制造方法的图6所示的步骤中，在半导体基板的上，代替氧化硅层51，交替积层多个氧化铝层与多个氮化硅层52。例如，在进行使氧化铪层结晶化的结晶化退火时，如果氧化铪层与氧化铝层相接，那么氧化铪层中斜方晶系及三方晶系的结晶的结晶生长得到抑制。
[0205]
第3实施方式的三维铁电体存储器300的存储单元阵列301中，介电层14被分割为铁电体区域14a、顺电体区域14e及铁电体区域14f。存储单元mc1的铁电体区域14a与位于存储单元mc1的z方向的存储单元mc3的铁电体区域14f之间被顺电体区域14e分断。
[0206]
因此，例如对存储单元mc1进行写入动作时，抑制介电层14的极化反转意外进展至第3栅极电极层10c之侧。因此，例如对存储单元mc3的误写入得到抑制。因此，与第1实施方式的半导体存储装置相比，存储单元mc之间的干涉进一步得到抑制。
[0207]
以上，根据第3实施方式，与第1实施方式相比，能够实现铁电层的极化状态的控制性进一步提升，动作更加稳定的半导体存储装置。
[0208]
(第4实施方式)
[0209]
第4实施方式的半导体存储装置具备：第1栅极电极层，在第1方向上延伸；第2栅极电极层，在第1方向上延伸，在与第1方向交叉的第2方向上与第1栅极电极层隔开；半导体层，设置于第1栅极电极层与第2栅极电极层之间，在与第1方向及第2方向交叉的第3方向上延伸；第1介电层，设置于第1栅极电极层与半导体层之间，含有包含氧化铪及氧化锆的至少任一个的氧化物；第2介电层，设置于第2栅极电极层与半导体层之间，含有包含氧化铪及氧化锆的至少任一个的氧化物；及第1绝缘层，设置于第1栅极电极层与第2栅极电极层之间，在第1方向上与半导体层相邻；第1介电层包含以斜方晶系或三方晶系的结晶作为主要构成物质的第1区域、以及第1区域与第1绝缘层之间以斜方晶系及三方晶系的结晶以外作为主要构成物质的第2区域，第2介电层包含第2栅极电极层与半导体层之间以斜方晶系或三方
晶系的结晶作为主要构成物质的第3区域、以及第3区域与第1绝缘层之间以斜方晶系及三方晶系的结晶以外作为主要构成物质的第4区域。
[0210]
第4实施方式的半导体存储装置为三维铁电体存储器400。第4实施方式的三维铁电体存储器400是应用fefet型3端子型存储器作为存储单元mc的铁电体存储器。
[0211]
第4实施方式的三维铁电体存储器400具备与第1实施方式的图1所示的电路构成同样的电路构成。另外，三维铁电体存储器400的存储单元阵列401具备与第1实施方式的图2所示的等效电路同样的等效电路。
[0212]
图28、图29是第4实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图28是存储单元阵列401的xy截面。图28是包含图29的ff'面的截面。图29是存储单元阵列401的yz截面。图29是图28的ee'截面。
[0213]
图28及图29中，被虚线包围的区域为一个存储单元mc。图28及图29中例示在y方向上相邻的存储单元mc1与存储单元mc2。另外，图29中例示与存储单元mc1在z方向上相邻的存储单元mc3。
[0214]
存储单元阵列401具备第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、半导体层12、沟槽绝缘层16、层间绝缘层18、芯绝缘层20、第1介电层31、第2介电层32、第3介电层33、第4介电层34。
[0215]
沟槽绝缘层16是第1绝缘层的一例。层间绝缘层18是第2绝缘层的一例。
[0216]
第1栅极电极层10a在x方向上延伸。第1栅极电极层10a例如与图2所示的字线wla对应。第1栅极电极层10a作为存储单元mc1的晶体管的栅极电极发挥功能。
[0217]
第1栅极电极层10a包含障壁金属层10ax及金属层10ay。
[0218]
障壁金属层10ax例如为金属氮化物或金属碳化物。障壁金属层10ax例如包含氮化钛。障壁金属层10ax例如包含氮化钛层。
[0219]
金属层10ay例如为金属。金属层10ay例如包含钨(w)。金属层10ay例如为钨层。
[0220]
第2栅极电极层10b在x方向上延伸。第2栅极电极层10b与第1栅极电极层10a在y方向上隔开，第2栅极电极层10b与第1栅极电极层10a在y方向上相邻。第2栅极电极层10b例如与图2所示的字线wlb对应。第2栅极电极层10b作为存储单元mc2的晶体管的栅极电极发挥功能。
[0221]
第2栅极电极层10b包含障壁金属层10bx及金属层10by。
[0222]
障壁金属层10bx例如为金属氮化物或金属碳化物。障壁金属层10bx例如包含氮化钛。障壁金属层10bx例如包含氮化钛层。
[0223]
金属层10by例如为金属。金属层10by例如包含钨(w)。金属层10by例如为钨层。
[0224]
第3栅极电极层10c在x方向上延伸。第3栅极电极层10c与第1栅极电极层10a在z方向上隔开。第3栅极电极层10c与第1栅极电极层10a在z方向上相邻。第3栅极电极层10c例如与图2所示的字线wla对应。第3栅极电极层10c作为存储单元mc3的晶体管的栅极电极发挥功能。
[0225]
第3栅极电极层10c包含障壁金属层10cx及金属层10cy。
[0226]
障壁金属层10cx例如为金属氮化物或金属碳化物。障壁金属层10cx例如包含氮化钛。障壁金属层10cx例如包含氮化钛层。
[0227]
金属层10cy例如为金属。金属层10cy例如包含钨(w)。金属层10cy例如为钨层。
[0228]
第4栅极电极层10d在x方向上延伸。第4栅极电极层10d与第3栅极电极层10c在y方向上隔开。第4栅极电极层10d与第3栅极电极层10c在y方向上相邻。另外，第4栅极电极层10d与第2栅极电极层10b在z方向上相邻。第4栅极电极层10d例如与图2所示的字线wlb对应。第4栅极电极层10d作为存储单元mc的晶体管的栅极电极发挥功能。
[0229]
第4栅极电极层10d包含障壁金属层10dx及金属层10dy。
[0230]
障壁金属层10dx例如为金属氮化物或金属碳化物。障壁金属层10dx例如包含氮化钛。障壁金属层10dx例如包含氮化钛层。
[0231]
金属层10dy例如为金属。金属层10dy例如包含钨(w)。金属层10dy例如为钨层。
[0232]
半导体层12设置于第1栅极电极层10a与第2栅极电极层10b之间。半导体层12设置于第3栅极电极层10c与第4栅极电极层10d之间。半导体层12在z方向上延伸。半导体层12例如为圆筒形状。
[0233]
半导体层12作为存储单元mc的晶体管的通道发挥功能。
[0234]
半导体层12例如为多晶的半导体。半导体层12例如包含多晶硅。半导体层12例如为多晶硅层。半导体层12在xy平面上的厚度例如为5nm以上30nm以下。
[0235]
第1介电层31设置于第1栅极电极层10a与半导体层12之间。第1介电层31设置于在z方向上相邻的2个层间绝缘层18之间。
[0236]
第1介电层31的一部分为铁电体。第1介电层31的一部分作为存储单元mc1的晶体管的栅极绝缘层发挥功能。
[0237]
第2介电层32设置于第2栅极电极层10b与半导体层12之间。第2介电层32设置于在z方向上相邻的2个层间绝缘层18之间。
[0238]
第2介电层32的一部分为铁电体。第2介电层32的一部分作为存储单元mc2的晶体管的栅极绝缘层发挥功能。
[0239]
第3介电层33设置于第3栅极电极层10c与半导体层12之间。第3介电层33设置于在z方向上相邻的2个层间绝缘层18之间。
[0240]
第3介电层33的一部分为铁电体。第3介电层33的一部分作为存储单元mc3的晶体管的栅极绝缘层发挥功能。
[0241]
第4介电层34设置于第4栅极电极层10d与半导体层12之间。第4介电层34设置于在z方向上相邻的2个层间绝缘层18之间。
[0242]
第4介电层34的一部分为铁电体。第4介电层34的一部分作为存储单元mc的晶体管的栅极绝缘层发挥功能。
[0243]
第1介电层31与第2介电层32隔开。第1介电层31与第3介电层33隔开。
[0244]
第1介电层31、第2介电层32、第3介电层33及第4介电层34含有包含氧化铪及氧化锆的至少任一个的氧化物。第1介电层31、第2介电层32、第3介电层33及第4介电层34例如为氧化铪层。第1介电层31、第2介电层32、第3介电层33及第4介电层34例如为氧化锆层。第1介电层31、第2介电层32、第3介电层33及第4介电层34在y方向的厚度例如为5nm以上40nm以下。
[0245]
沟槽绝缘层16设置于第1栅极电极层10a与第2栅极电极层10b之间。沟槽绝缘层16设置于第3栅极电极层10c与第4栅极电极层10d之间。沟槽绝缘层16与半导体层12在x方向上相邻。
[0246]
沟槽绝缘层16例如为氧化物、氮氧化物或氮化物。沟槽绝缘层16例如包含氧化硅或氧化铝。沟槽绝缘层16例如包含氧化硅层或氧化铝层。
[0247]
层间绝缘层18设置于第1栅极电极层10a与第3栅极电极层10c之间、及第2栅极电极层10b与第4栅极电极层10d之间。
[0248]
层间绝缘层18例如为氧化物、氮氧化物或氮化物。层间绝缘层18例如包含氧化硅。层间绝缘层18例如为氧化硅层。层间绝缘层18在z方向上的厚度例如为5nm以上30nm以下。
[0249]
芯绝缘层20被半导体层12包围。芯绝缘层20在z方向上延伸。芯绝缘层20例如为圆柱形状。
[0250]
芯绝缘层20例如为氧化物、氮氧化物或氮化物。芯绝缘层20例如包含氧化硅。芯绝缘层20例如包含氧化硅或氧化铝。芯绝缘层20例如包含氧化硅层或氧化铝层。芯绝缘层20的材料例如与沟槽绝缘层16的材料不同。芯绝缘层20的化学组成例如与沟槽绝缘层16的化学组成不同。
[0251]
图30是第4实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。图30是存储单元阵列401的xy截面。
[0252]
第1介电层31、第2介电层32、第3介电层33及第4介电层34含有包含氧化铪及氧化锆的至少任一个的氧化物。第1介电层31、第2介电层32、第3介电层33及第4介电层34的一部分为铁电体，另一部分为顺电体。
[0253]
第1介电层31、第2介电层32、第3介电层33及第4介电层34例如以氧化铪作为主成分。所谓以氧化铪作为主成分，意思是第1介电层31、第2介电层32、第3介电层33及第4介电层34所含的物质中，氧化铪的摩尔比率最高。氧化铪的摩尔比率例如为90％以上。
[0254]
第1介电层31、第2介电层32、第3介电层33及第4介电层34例如以氧化锆作为主成分。以氧化锆作为主成分，意思是第1介电层31、第2介电层32、第3介电层33及第4介电层34所含的物质中，氧化锆的摩尔比率最高。
[0255]
第1介电层31、第2介电层32、第3介电层33及第4介电层34所含的氧化锆的摩尔比率例如为40％以上60％以下。第1介电层31、第2介电层32、第3介电层33及第4介电层34所含的氧化物例如为氧化铪与氧化锆的混晶。
[0256]
氧化铪在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶的情况下为铁电体。
[0257]
具有铁电性的氧化铪例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或146号)的结晶的情况下具有铁电性。
[0258]
氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。斜方晶系或三方晶系以外是指立方晶系、六方晶系、正方晶系、单斜晶系、三斜晶系。
[0259]
氧化锆在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化锆在为斜方晶系或三方晶系的结晶的情况下为铁电体。
[0260]
具有铁电性的氧化锆例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或
146号)的结晶的情况下具有铁电性。
[0261]
氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。
[0262]
第1介电层31、第2介电层32、第3介电层33及第4介电层34例如包含选自由硅(si)、锆(zr)、铝(al)、钇(y)、锶(sr)、镧(la)、钐(sm)、钆(gd)、铽(tb)、镝(dy)、钬(ho)、铒(er)、镱(yb)、镥(lu)、及钡(ba)所组成的群中的至少一种添加元素。第1介电层31、第2介电层32、第3介电层33及第4介电层34所含的氧化物包含所述添加元素。在氧化物为氧化铪的情况下，通过包含所述添加元素，能够使氧化铪容易表现出铁电性。
[0263]
第1介电层31包含铁电体区域31x及顺电体区域31y。铁电体区域31x为第1区域的一例。顺电体区域31y为第2区域的一例。
[0264]
铁电体区域31x设置于第1栅极电极层10a与半导体层12之间。铁电体区域31x设置于顺电体区域31y之间。
[0265]
顺电体区域31y设置于铁电体区域31x与沟槽绝缘层16之间。顺电体区域31y与沟槽绝缘层16相接。
[0266]
第2介电层32包含铁电体区域32x及顺电体区域32y。铁电体区域32x为第3区域的一例。顺电体区域32y为第4区域的一例。
[0267]
铁电体区域32x设置于第2栅极电极层10b与半导体层12之间。铁电体区域32x设置于顺电体区域32y之间。
[0268]
顺电体区域32y设置于铁电体区域32x与沟槽绝缘层16之间。顺电体区域32y与沟槽绝缘层16相接。
[0269]
铁电体区域31x及铁电体区域32x以斜方晶系或三方晶系的结晶作为主要构成物质。所谓以斜方晶系或三方晶系的结晶作为主要构成物质，意思是构成铁电体区域31x及铁电体区域32x的物质中，斜方晶系或三方晶系的结晶表现出最高的存在比率。
[0270]
铁电体区域31x及铁电体区域32x中，斜方晶系或三方晶系的结晶的存在比率大于斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率。铁电体区域31x及铁电体区域32x为结晶质。
[0271]
铁电体区域31x及铁电体区域32x为铁电体。铁电体区域31x及铁电体区域32x所含的氧化物为铁电体。
[0272]
具有铁电性的铁电体区域31x及铁电体区域32x作为存储单元mc的fefet的栅极绝缘层发挥功能。
[0273]
顺电体区域31y及顺电体区域32y以斜方晶系及三方晶系的结晶以外作为主要构成物质。所谓以斜方晶系及三方晶系的结晶以外作为主要构成物质，意思是构成顺电体区域31y及顺电体区域32y的物质中，斜方晶系及三方晶系的结晶以外的物质表现出最高的存在比率。
[0274]
顺电体区域31y及顺电体区域32y中，斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率大于斜方晶系或三方晶系的结晶的存在比率。顺电体区域31y及顺电体区域32y为结晶质或非晶质。
[0275]
顺电体区域31y及顺电体区域32y为顺电体。顺电体区域31y及顺电体区域32y所含
的氧化物为顺电体。
[0276]
其次，对第4实施方式的半导体存储装置的制造方法的一例进行说明。
[0277]
图31至图43是表示第4实施方式的半导体存储装置的制造方法的示意剖视图。图31至图43是表示三维铁电体存储器400的存储单元阵列401的制造方法的一例的图。
[0278]
图31至图43的上图是存储单元阵列401的xy截面。图31至图43的上图是与图28的一部分对应的图。图31至图43的下图是存储单元阵列401的yz截面。图31至图43的下图是与图29对应的图。
[0279]
首先，在未图示的半导体基板之上，交替积层多个氧化硅层51与多个氮化硅层52(图31)。
[0280]
氧化硅层51、氮化硅层52例如是通过cvd法形成。
[0281]
氧化硅层51的一部分最终成为层间绝缘层18。
[0282]
其次，在多个氧化硅层51及多个氮化硅层52形成存储器沟槽55(图32)。存储器沟槽55贯通多个氧化硅层51及多个氮化硅层52。
[0283]
存储器沟槽55例如通过光刻法及rie法形成。
[0284]
其次，以sog层56将存储器沟槽55之中嵌埋(图33)。sog层56是通过涂布法形成。
[0285]
其次，在sog层56、多个氧化硅层51及多个氮化硅层52的一部分形成存储器孔57(图34)。存储器孔57例如通过光刻法及rie法形成。
[0286]
其次，从存储器孔57的内侧起对氮化硅层52进行蚀刻，形成凹槽区域(图35)。氮化硅层52的蚀刻例如是通过湿式蚀刻进行。
[0287]
其次，在存储器孔57之中形成氧化铪层58(图36)。氧化铪层58例如是通过ald法形成。
[0288]
氧化铪层58的一部分最终成为第1介电层31、第2介电层32、第3介电层33及第4介电层34。
[0289]
其次，对于存储器孔57之中的氧化铪层58进行蚀刻使其仅保留于凹槽区域(图37)。氧化铪层58的蚀刻例如是通过rie法进行。
[0290]
其次，在存储器孔57之中形成多晶硅层59及氧化硅层60(图38)。多晶硅层59及氧化硅层60例如是通过cvd法形成。
[0291]
多晶硅层59最终成为半导体层12。氧化硅层60最终成为芯绝缘层20。
[0292]
其次，将多个氮化硅层52去除(图39)。多个氮化硅层52例如是使用未图示的开口部，通过湿式蚀刻法去除。
[0293]
其次，形成氮化钛层61及钨层62(图40)。氮化钛层61及钨层62例如是通过cvd法形成。
[0294]
氮化钛层61最终成为障壁金属层10ax、10bx、10cx及10dx。钨层62最终成为金属层10ay、金属层10by、金属层10cy及金属层10dy。
[0295]
其次，去除sog层56(图41)。sog层56例如是通过湿式蚀刻法去除。通过去除sog层56，形成空隙部63。去除sog层56时，也可以在氧化硅层60的上设置用以防止氧化硅层60的蚀刻的遮罩材。
[0296]
其次，进行热处理，使氧化铪层58结晶化(图42)。热处理例如是在氮气氛围中，在600℃以上1050℃以下的温度下进行。热处理是所谓结晶化退火。
[0297]
通过热处理，氧化铪层58之中，夹于多晶硅层59与氮化钛层61的区域58a因被施加的应力成为斜方晶系或三方晶系的结晶。另一方面，夹于区域58a与空隙部63的区域58b因被施加的应力较小，故成为斜方晶系或三方晶系的结晶以外的结晶或非晶质相。
[0298]
换言之，夹于多晶硅层59与氮化钛层61的区域58a成为铁电体。另外，夹于区域58a与空隙部63的区域58b成为顺电体。
[0299]
夹于多晶硅层59与氮化钛层61的区域58a最终成为铁电体区域31x及铁电体区域32x。另外，夹于区域58a与空隙部63的区域58b最终成为顺电体区域31y及顺电体区域32y。
[0300]
其次，以氧化硅层64将空隙部63嵌埋(图43)。氧化硅层64最终成为沟槽绝缘层16。
[0301]
通过以上的制造方法，制造第4实施方式的三维铁电体存储器400的存储单元阵列401。
[0302]
其次，对第4实施方式的半导体存储装置的作用及效果进行说明。
[0303]
三维配置存储单元的三维nand闪速存储器实现高集成度与低成本。三维nand闪速存储器中，例如在交替积层有多个绝缘层与多个栅极电极层的积层体形成着贯通积层体的存储器孔。通过应用fefet型3端子型存储器作为三维nand闪速存储器的存储单元，能够实现栅极绝缘层的薄膜化。因此，能够缩小存储器孔的孔径，从而能够实现存储单元的微细化。因此，通过应用fefet型3端子型存储器，能够进一步提高存储器的集成度。
[0304]
如果不断使存储单元微细化，那么例如作为栅极绝缘层的铁电层的极化状态会变得难以控制，有存储单元的动作变得不稳定的顾虑。因此，期望实现一种存储器，该存储器具备在使存储单元微细化时也动作稳定的存储单元。
[0305]
第4实施方式的三维铁电体存储器400的存储单元阵列401中，第1介电层31包含铁电体区域31x及顺电体区域31y。顺电体区域31y设置于铁电体区域31x与沟槽绝缘层16之间。
[0306]
铁电体区域31x与沟槽绝缘层16之间的部分邻接于第1栅极电极层10a的角部。在第1栅极电极层10a的角部附近，因对第1栅极电极层10a施加的栅极电压产生电场集中，电场强度变高。因此，假设如果于该部分设置有铁电体区域，那么有高电场强度导致极化特性发生劣化的顾虑。如果极化特性发生劣化，那么有铁电层的极化状态的控制性变差，存储单元mc的特性发生劣化的顾虑。
[0307]
第4实施方式的存储单元阵列401例如在第1栅极电极层10a的角部所邻接的部分设置顺电体区域31y。因此，能够抑制极化特性劣化。因此，铁电层的极化状态的控制性提升。于是，能够实现动作稳定的半导体存储装置。
[0308]
以上，根据第4实施方式，能够实现铁电层的极化状态的控制性提升，动作稳定的半导体存储装置。
[0309]
(第5实施方式)
[0310]
第5实施方式的半导体存储装置具备：第1栅极电极层，在第1方向上延伸；第2栅极电极层，在第1方向上延伸，在与第1方向交叉的第2方向上与第1栅极电极层隔开；第1半导体层，设置于第1栅极电极层与第2栅极电极层之间，在与第1方向及第2方向交叉的第3方向上延伸；第2半导体层，设置于第1栅极电极层与第2栅极电极层之间，在第3方向上延伸，在第1方向上与第1半导体层隔开；第3半导体层，设置于第1半导体层与第2栅极电极层之间，在第3方向上延伸；第1介电层，设置于第1栅极电极层与第1半导体层之间及第1栅极电极层
与第2半导体层之间，含有包含氧化铪及氧化锆的至少任一个的氧化物，且包含第1栅极电极层与第1半导体层之间以斜方晶系或三方晶系的结晶作为主要构成物质的第1区域、第1栅极电极层与第2半导体层之间以斜方晶系或三方晶系的结晶作为主要构成物质的第2区域、及第1区域与第2区域之间以斜方晶系及三方晶系的结晶以外作为主要构成物质的第3区域；第2介电层，设置于第2栅极电极层与第3半导体层之间，含有包含氧化铪及氧化锆的至少任一个的氧化物；以及第1绝缘层，设置于第3区域与第2栅极电极层之间，与第3区域相接。
[0311]
第5实施方式的半导体存储装置为三维铁电体存储器500。第5实施方式的三维铁电体存储器500是应用fefet型3端子型存储器作为存储单元mc的铁电体存储器。
[0312]
第5实施方式的三维铁电体存储器500具备与第1实施方式的图1所示的电路构成同样的电路构成。另外，三维铁电体存储器500的存储单元阵列501具备与第1实施方式的图2所示的等效电路同样的等效电路。
[0313]
图44、图45是第5实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图44是存储单元阵列501的xy截面。图44是包含图45的hh'面的截面。图45是存储单元阵列501的yz截面。图45是图44的gg'截面。
[0314]
图44及图45中，被虚线包围的区域为一个存储单元mc。图44中例示在x方向上相邻的存储单元mc1与存储单元mc2、及与存储单元mc1在y方向上相邻的存储单元mc3。另外，图45中例示存储单元mc1及存储单元mc3、以及与存储单元mc1在z方向上相邻的存储单元mc4。
[0315]
存储单元阵列501具备第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、第1半导体层12a、第2半导体层12b、第3半导体层12c、沟槽绝缘层16、层间绝缘层18、芯绝缘层20、第1介电层41及第2介电层42。
[0316]
沟槽绝缘层16是第1绝缘层的一例。层间绝缘层18是第2绝缘层的一例。
[0317]
第1栅极电极层10a在x方向上延伸。第1栅极电极层10a例如与图2所示的字线wla对应。第1栅极电极层10a作为存储单元mc1及存储单元mc2的晶体管的栅极电极发挥功能。
[0318]
第1栅极电极层10a包含障壁金属层10ax及金属层10ay。
[0319]
障壁金属层10ax例如为金属氮化物或金属碳化物。障壁金属层10ax例如包含氮化钛。障壁金属层10ax例如包含氮化钛层。
[0320]
金属层10ay例如为金属。金属层10ay例如包含钨(w)。金属层10ay例如为钨层。
[0321]
第2栅极电极层10b在x方向上延伸。第2栅极电极层10b与第1栅极电极层10a在y方向上隔开。第2栅极电极层10b与第1栅极电极层10a在y方向上相邻。第2栅极电极层10b例如与图2所示的字线wlb对应。第2栅极电极层10b作为存储单元mc3的晶体管的栅极电极发挥功能。
[0322]
第2栅极电极层10b包含障壁金属层10bx及金属层10by。
[0323]
障壁金属层10bx例如为金属氮化物或金属碳化物。障壁金属层10bx例如包含氮化钛。障壁金属层10bx例如包含氮化钛层。
[0324]
金属层10by例如为金属。金属层10by例如包含钨(w)。金属层10by例如为钨层。
[0325]
第3栅极电极层10c在x方向上延伸。第3栅极电极层10c与第1栅极电极层10a在z方向上隔开。第3栅极电极层10c与第1栅极电极层10a在z方向上相邻。第3栅极电极层10c例如与图2所示的字线wla对应。第3栅极电极层10c作为存储单元mc4的晶体管的栅极电极发挥
功能。
[0326]
第3栅极电极层10c包含障壁金属层10cx及金属层10cy。
[0327]
障壁金属层10cx例如为金属氮化物或金属碳化物。障壁金属层10cx例如包含氮化钛。障壁金属层10cx例如包含氮化钛层。
[0328]
金属层10cy例如为金属。金属层10cy例如包含钨(w)。金属层10cy例如为钨层。
[0329]
第4栅极电极层10d在x方向上延伸。第4栅极电极层10d与第3栅极电极层10c在y方向上隔开。第4栅极电极层10d与第3栅极电极层10c在y方向上相邻。另外，第4栅极电极层10d与第2栅极电极层10b在z方向上相邻。第4栅极电极层10d例如与图2所示的字线wlb对应。第4栅极电极层10d作为存储单元mc的晶体管的栅极电极发挥功能。
[0330]
第4栅极电极层10d包含障壁金属层10dx及金属层10dy。
[0331]
障壁金属层10dx例如为金属氮化物或金属碳化物。障壁金属层10dx例如包含氮化钛。障壁金属层10dx例如包含氮化钛层。
[0332]
金属层10dy例如为金属。金属层10dy例如包含钨(w)。金属层10dy例如为钨层。
[0333]
第1半导体层12a设置于第1栅极电极层10a与第2栅极电极层10b之间。第1半导体层12a设置于第3栅极电极层10c与第4栅极电极层10d之间。第1半导体层12a在z方向上延伸。第1半导体层12a例如为板状。
[0334]
第1半导体层12a作为存储单元mc1及存储单元mc4的晶体管的通道发挥功能。
[0335]
第1半导体层12a例如为多晶的半导体。第1半导体层12a例如包含多晶硅。第1半导体层12a例如为多晶硅层。第1半导体层12a在y方向的厚度例如为5nm以上30nm以下。
[0336]
第2半导体层12b设置于第1栅极电极层10a与第2栅极电极层10b之间。第2半导体层12b设置于第3栅极电极层10c与第4栅极电极层10d之间。第2半导体层12b在z方向上延伸。第2半导体层12b在x方向上与第1半导体层12a相邻。第2半导体层12b例如为板状。
[0337]
第2半导体层12b作为存储单元mc2的晶体管的通道发挥功能。
[0338]
第2半导体层12b例如为多晶的半导体。第2半导体层12b例如包含多晶硅。第2半导体层12b例如为多晶硅层。第2半导体层12b在y方向的厚度例如为5nm以上30nm以下。
[0339]
第3半导体层12c设置于第1栅极电极层10a与第2栅极电极层10b之间。第3半导体层12c设置于第3栅极电极层10c与第4栅极电极层10d之间。第3半导体层12c设置于第1半导体层12a与第2栅极电极层10b之间。第3半导体层12c在z方向上延伸。第3半导体层12c在y方向上与第1半导体层12a相邻。第3半导体层12c例如为板状。
[0340]
第3半导体层12c作为存储单元mc3的晶体管的通道发挥功能。
[0341]
第3半导体层12c例如为多晶的半导体。第3半导体层12c例如包含多晶硅。第3半导体层12c例如为多晶硅层。第3半导体层12c在y方向的厚度例如为5nm以上30nm以下。
[0342]
第1介电层41设置于第1栅极电极层10a与第1半导体层12a之间。第1介电层41设置于第1栅极电极层10a与第2半导体层12b之间。第1介电层41设置于第1栅极电极层10a与沟槽绝缘层16之间。
[0343]
第1介电层41的一部分为铁电体。第1介电层41的一部分作为存储单元mc1及存储单元mc2的晶体管的栅极绝缘层发挥功能。
[0344]
第2介电层42设置于第2栅极电极层10b与第3半导体层12c之间。第2介电层42设置于第2栅极电极层10b与沟槽绝缘层16之间。
[0345]
第2介电层42的一部分为铁电体。第2介电层42的一部分作为存储单元mc3的晶体管的栅极绝缘层发挥功能。
[0346]
第1介电层41与第2介电层42在y方向上隔开。
[0347]
第1介电层41及第2介电层42含有包含氧化铪及氧化锆的至少任一个的氧化物。第1介电层41及第2介电层42例如为氧化铪层。第1介电层41及第2介电层42例如为氧化锆层。第1介电层41及第2介电层42在y方向的厚度例如为5nm以上40nm以下。
[0348]
沟槽绝缘层16设置于第1栅极电极层10a与第2栅极电极层10b之间。沟槽绝缘层16设置于第3栅极电极层10c与第4栅极电极层10d之间。沟槽绝缘层16设置于第1介电层41与第2介电层42之间。
[0349]
沟槽绝缘层16例如为氧化物、氮氧化物或氮化物。沟槽绝缘层16例如包含氧化硅或氧化铝。沟槽绝缘层16例如包含氧化硅层或氧化铝层。
[0350]
层间绝缘层18设置于第1栅极电极层10a与第3栅极电极层10c之间、及第2栅极电极层10b与第4栅极电极层10d之间。
[0351]
层间绝缘层18例如为氧化物、氮氧化物或氮化物。层间绝缘层18例如包含氧化硅。层间绝缘层18例如为氧化硅层。层间绝缘层18在z方向上的厚度例如为5nm以上30nm以下。
[0352]
芯绝缘层20设置于第1半导体层12a与第3半导体层12c之间。
[0353]
芯绝缘层20例如为氧化物、氮氧化物或氮化物。芯绝缘层20例如包含氧化硅。芯绝缘层20例如包含氧化硅或氧化铝。芯绝缘层20例如包含氧化硅层或氧化铝层。芯绝缘层20的材料例如与沟槽绝缘层16的材料不同。芯绝缘层20的化学组成例如与沟槽绝缘层16的化学组成不同。
[0354]
第1介电层41及第2介电层42含有包含氧化铪及氧化锆的至少任一个的氧化物。第1介电层41及第2介电层42的一部分为铁电体，另一部分为顺电体。
[0355]
第1介电层41及第2介电层42例如以氧化铪作为主成分。所谓以氧化铪作为主成分，意思是第1介电层41及第2介电层42所含的物质中，氧化铪的摩尔比率最高。氧化铪的摩尔比率例如为90％以上。
[0356]
第1介电层41及第2介电层42例如以氧化锆作为主成分。所谓以氧化锆作为主成分，意思是第1介电层41及第2介电层42所含的物质中，氧化锆的摩尔比率最高。
[0357]
第1介电层41及第2介电层42所含的氧化锆的摩尔比率例如为40％以上60％以下。第1介电层41及第2介电层42所含的氧化物例如为氧化铪与氧化锆的混晶。
[0358]
氧化铪在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶的情况下为铁电体。
[0359]
具有铁电性的氧化铪例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或146号)的结晶的情况下具有铁电性。
[0360]
氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化铪在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。斜方晶系或三方晶系以外是指立方晶系、六方晶系、正方晶系、单斜晶系、三斜晶系。
[0361]
氧化锆在为斜方晶系或三方晶系的结晶的情况下，具有铁电性。氧化锆在为斜方
晶系或三方晶系的结晶的情况下为铁电体。
[0362]
具有铁电性的氧化锆例如在为第三斜方晶系(orthorhombic iii，空间群pbc21，空间群编号29号)或三方晶系(trigonal，空间群r3m或p3或r3，空间群编号160号或143号或146号)的结晶的情况下具有铁电性。
[0363]
氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下不具有铁电性。氧化锆在为斜方晶系或三方晶系的结晶以外的结晶的情况下或为非晶质的情况下为顺电体。
[0364]
第1介电层41及第2介电层42例如包含选自由硅(si)、锆(zr)、铝(al)、钇(y)、锶(sr)、镧(la)、钐(sm)、钆(gd)、铽(tb)、镝(dy)、钬(ho)、铒(er)、镱(yb)、镥(lu)、及钡(ba)所组成的群中的至少一种添加元素。第1介电层41及第2介电层42所含的氧化物包含所述添加元素。在氧化物为氧化铪的情况下，通过包含所述添加元素，能够使氧化铪容易表现出铁电性。
[0365]
第1介电层41包含铁电体区域41a、铁电体区域41b、铁电体区域41c、顺电体区域41d。
[0366]
铁电体区域41a为第1区域的一例。铁电体区域41b为第2区域的一例。顺电体区域41d为第3区域的一例。
[0367]
铁电体区域41a设置于第1栅极电极层10a与第1半导体层12a之间。铁电体区域41b设置于第1栅极电极层10a与第2半导体层12b之间。铁电体区域41c设置于第3栅极电极层10c与第1半导体层12a之间。
[0368]
顺电体区域41d设置于铁电体区域41a与铁电体区域41b之间。顺电体区域41d设置于第1栅极电极层10a与沟槽绝缘层16之间。沟槽绝缘层16设置于顺电体区域41d与第2栅极电极层10b之间。沟槽绝缘层16与顺电体区域41d相接。
[0369]
第2介电层42包含铁电体区域42a。铁电体区域42a是第4区域的一例。
[0370]
铁电体区域42a设置于第2栅极电极层10b与第3半导体层12c之间。
[0371]
铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a以斜方晶系或三方晶系的结晶作为主要构成物质。所谓以斜方晶系或三方晶系的结晶作为主要构成物质，意思是构成铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a的物质中，斜方晶系或三方晶系的结晶表现出最高的存在比率。
[0372]
铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a中，斜方晶系或三方晶系的结晶的存在比率大于斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率。铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a为结晶质。
[0373]
铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a为铁电体。铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a所含的氧化物为铁电体。
[0374]
具有铁电性的铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a作为存储单元mc的fefet的栅极绝缘层发挥功能。
[0375]
顺电体区域41d以斜方晶系及三方晶系的结晶以外作为主要构成物质。所谓以斜方晶系及三方晶系的结晶以外作为主要构成物质，意思是构成顺电体区域41d的物质中，斜方晶系及三方晶系的结晶以外的物质表现出最高的存在比率。
[0376]
顺电体区域41d中，斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比
率大于斜方晶系或三方晶系的结晶的存在比率。顺电体区域41d为结晶质或非晶质。
[0377]
顺电体区域41d为顺电体。顺电体区域41d所含的氧化物为顺电体。
[0378]
其次，对第5实施方式的半导体存储装置的制造方法的一例进行说明。
[0379]
图46至图54是表示第5实施方式的半导体存储装置的制造方法的示意剖视图。图46至图54是表示三维铁电体存储器500的存储单元阵列501的制造方法的一例的图。
[0380]
图46至图54的上图是存储单元阵列501的xy截面。图46至图54的上图是与图44的一部分对应的图。图46至图54的下图是存储单元阵列501的yz截面。图46至图54的下图是与图45对应的图。
[0381]
首先，在未图示的半导体基板的上，交替积层多个氧化硅层51与多个氮化硅层52(图46)。
[0382]
氧化硅层51、氮化硅层52例如是通过cvd法形成。
[0383]
氧化硅层51的一部分最终成为层间绝缘层18。
[0384]
其次，在多个氧化硅层51及多个氮化硅层52形成存储器沟槽55(图47)。存储器沟槽55贯通多个氧化硅层51及多个氮化硅层52。
[0385]
存储器沟槽55例如通过光刻法及rie法形成。
[0386]
其次，在存储器沟槽55之中，形成氧化铪层58、多晶硅层59及氧化硅层60(图48)。氧化铪层58例如是通过ald法形成。多晶硅层59及氧化硅层60例如是通过cvd法形成。
[0387]
氧化铪层58的一部分最终成为第1介电层41及第2介电层42。多晶硅层59的一部分最终成为第1半导体层12a、第2半导体层12b、第3半导体层12c。氧化硅层60的一部分最终成为芯绝缘层20。
[0388]
其次，将多个氮化硅层52去除(图49)。多个氮化硅层52例如是使用未图示的开口部，通过湿式蚀刻法去除。
[0389]
其次，形成氮化钛层61及钨层62(图50)。氮化钛层61及钨层62例如是通过cvd法形成。
[0390]
氮化钛层61最终成为障壁金属层10ax、10bx、10cx及10dx。钨层62最终成为金属层10ay、金属层10by、金属层10cy及金属层10dy。
[0391]
其次，去除氧化硅层60的一部分，形成开口部69(图51)。开口部69的形成例如是以未图示的经图案化的硬质遮罩层为遮罩，通过rie法进行。
[0392]
其次，去除露出于开口部69的多晶硅层59的一部分(图52)。多晶硅层59的去除例如是通过湿式蚀刻进行。
[0393]
其次，进行热处理，使氧化铪层58结晶化(图53)。热处理例如是在氮气氛围中，在600℃以上1050℃以下的温度下进行。热处理是所谓结晶化退火。
[0394]
通过热处理，氧化铪层58之中，夹于多晶硅层59与氮化钛层61的区域58a因被施加的应力成为斜方晶系或三方晶系的结晶。另一方面，夹于氮化钛层61与开口部69的区域58b因被施加的应力较小，故成为斜方晶系或三方晶系的结晶以外的结晶或非晶质相。
[0395]
换言之，夹于多晶硅层59与氮化钛层61的区域58a成为铁电体。另外，夹于氮化钛层61与开口部69的区域58b成为顺电体。
[0396]
夹于多晶硅层59与氮化钛层61的区域58a最终成为铁电体区域41a、铁电体区域41b、铁电体区域41c及铁电体区域42a。另外，夹于氮化钛层61与开口部69的区域58b最终成
为顺电体区域41d。
[0397]
其次，以氧化硅层64将开口部69嵌埋(图54)。氧化硅层64最终成为沟槽绝缘层16。
[0398]
通过以上的制造方法，制造第5实施方式的三维铁电体存储器500的存储单元阵列501。
[0399]
再者，也可以在热处理前在开口部69之中形成氧化铝层，其后进行热处理。通过该方法也使夹于氮化钛层61与氧化铝层的区域成为顺电体。
[0400]
其次，对第5实施方式的半导体存储装置的作用及效果进行说明。
[0401]
三维配置存储单元的三维nand闪速存储器实现高集成度与低成本。三维nand闪速存储器中，例如在交替积层有多个绝缘层与多个栅极电极层的积层体形成着贯通积层体的存储器孔。通过应用fefet型3端子型存储器作为三维nand闪速存储器的存储单元，能够实现栅极绝缘层的薄膜化。因此，能够缩小存储器孔的孔径，从而能够实现存储单元的微细化。因此，通过应用fefet型3端子型存储器，能够进一步提高存储器的集成度。
[0402]
如果不断使存储单元微细化，那么例如作为栅极绝缘层的铁电层的极化状态会变得难以控制，有存储单元的动作变得不稳定的顾虑。因此，期望实现一种存储器，该存储器具备在使存储单元微细化时也动作稳定的存储单元。
[0403]
第5实施方式的三维铁电体存储器500的存储单元阵列501中，第1介电层41例如被分割成铁电体区域41a、铁电体区域41b及顺电体区域41d。成为存储单元mc1的栅极绝缘层的铁电体区域41a与成为存储单元mc2的栅极绝缘层的铁电体区域41b之间被顺电体区域41d分断。
[0404]
因此，例如对存储单元mc1进行写入动作时，抑制第1介电层41的极化反转意外进展至存储单元mc2之侧。即，第1介电层41的极化状态的控制性提升。因此，例如向存储单元mc2的误写入得到抑制。于是，存储单元mc1与存储单元mc2之间的干涉得到抑制。
[0405]
以上，根据第5实施方式，能够实现铁电层的极化状态的控制性提升，动作稳定的半导体存储装置。
[0406]
(第6实施方式)
[0407]
与第5实施方式的半导体存储装置的不同之处在于：第1介电层进而具备第5区域，该第5区域与第1区域于第3方向上相邻，以斜方晶系及三方晶系的结晶以外作为主要构成物质。以下，对于与第5实施方式重复的内容，有时省略一部分记述。
[0408]
图55是第6实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图55是存储单元阵列601的yz截面。图55是与图45对应的截面。
[0409]
图55中，被虚线包围的区域为一个存储单元mc。图55中例示在y方向上相邻的存储单元mc1及存储单元mc3、以及与存储单元mc1在z方向上相邻的存储单元mc4。
[0410]
存储单元阵列501具备第1栅极电极层10a、第2栅极电极层10b、第3栅极电极层10c、第4栅极电极层10d、第1半导体层12a、第2半导体层12b、第3半导体层12c、沟槽绝缘层16、层间绝缘层18、芯绝缘层20、第1介电层41及第2介电层42。
[0411]
沟槽绝缘层16是第1绝缘层的一例。层间绝缘层18是第2绝缘层的一例。
[0412]
层间绝缘层18设置于第1栅极电极层10a与第3栅极电极层10c之间、及第2栅极电极层10b与第4栅极电极层10d之间。
[0413]
层间绝缘层18包含氧化铝。层间绝缘层18例如为氧化铝层。
[0414]
第1介电层41包含顺电体区域41e。顺电体区域41e设置于铁电体区域41a与铁电体区域41c之间。顺电体区域41e设置于层间绝缘层18与第1半导体层12a之间。
[0415]
顺电体区域41e是第5区域的一例。
[0416]
顺电体区域41e以斜方晶系及三方晶系的结晶以外作为主要构成物质。顺电体区域41e中，斜方晶系及三方晶系的结晶以外的结晶或非晶质相的存在比率大于斜方晶系或三方晶系的结晶的存在比率。顺电体区域41e为结晶质或非晶质。
[0417]
顺电体区域41d为顺电体。顺电体区域41d所含的氧化物为顺电体。
[0418]
第6实施方式的存储单元阵列601例如可以通过如下方法形成：于第5实施方式的半导体存储装置的制造方法的图46所示的步骤中，在半导体基板的上，代替氧化硅层51，交替积层多个氧化铝层与多个氮化硅层52。在进行使氧化铪层结晶化的结晶化退火时，如果氧化铪层与氧化铝层相接，那么氧化铪层中斜方晶系及三方晶系的结晶的结晶生长得到抑制。
[0419]
第6实施方式的三维铁电体存储器600的存储单元阵列601中，第1介电层41在z方向上被分割为铁电体区域41a、顺电体区域41e及铁电体区域41c。存储单元mc1的铁电体区域41a与存储单元mc1在z方向上相邻的存储单元mc4的铁电体区域41c之间被顺电体区域41e分断。
[0420]
因此，例如对存储单元mc1进行写入动作时，抑制第1介电层41的极化反转意外进展至存储单元mc4之侧。即，第1介电层41的极化状态的控制性提升。因此，例如对存储单元mc4的误写入得到抑制。于是，与第5实施方式的半导体存储装置相比，进一步抑制存储单元mc之间的干涉。
[0421]
以上，根据第6实施方式，与第5实施方式相比，铁电层的极化状态的控制性进一步提升，能够实现动作更加稳定的半导体存储装置。
[0422]
以上，对本发明的如果干实施方式进行了说明，这些实施方式是作为例示而提出的，并非意图限定发明的范围。这些新颖的实施方式可以另外以其它各种方式实施，且可以于不脱离发明的主旨的范围内进行各种省略、置换、变更。例如，也可以将一实施方式的构成物质与另一实施方式的构成物质进行置换或变更。这些实施方式及其变化包含于发明的范围及主旨内，并且包含于权利要求书所记载的发明及与其均等的范围内。
[0423]
【符号说明】
[0424]
10a:第1栅极电极层
[0425]
10b:第2栅极电极层
[0426]
10c:第3栅极电极层
[0427]
10d:第4栅极电极层
[0428]
12:半导体层
[0429]
12a:第1半导体层
[0430]
12b:第2半导体层
[0431]
12c:第3半导体层
[0432]
14:介电层
[0433]
14a:铁电体区域(第1区域)
[0434]
14b:铁电体区域(第2区域)
[0435]
14c:顺电体区域(第3区域)
[0436]
14d:顺电体区域(第4区域)
[0437]
14e:顺电体区域(第4区域)
[0438]
16:沟槽绝缘层(第1绝缘层)
[0439]
18:层间绝缘层(第2绝缘层)
[0440]
20:芯绝缘层(第3绝缘层)
[0441]
22:中间绝缘层(金属氧化物层)
[0442]
31:第1介电层
[0443]
31x:铁电体区域(第1区域)
[0444]
31y:顺电体区域(第2区域)
[0445]
32:第2介电层
[0446]
32x:铁电体区域(第3区域)
[0447]
32y:顺电体区域(第4区域)
[0448]
33:第3介电层
[0449]
41:第1介电层
[0450]
41a:铁电体区域(第1区域)
[0451]
41b:铁电体区域(第2区域)
[0452]
41d:顺电体区域(第3区域)
[0453]
41e:顺电体区域(第5区域)
[0454]
42:第2介电层
[0455]
42a:铁电体区域(第4区域)
[0456]
100:三维铁电体存储器(半导体存储装置)
[0457]
200:三维铁电体存储器(半导体存储装置)
[0458]
300:三维铁电体存储器(半导体存储装置)
[0459]
400:三维铁电体存储器(半导体存储装置)
[0460]
500:三维铁电体存储器(半导体存储装置)
[0461]
600:三维铁电体存储器(半导体存储装置)
[0462]
d1:第1距离
[0463]
d2:第2距离
[0464]
t1:第1厚度
[0465]
t2:第2厚度。