半导体元件及其制备方法与流程

1.本技术案主张2020年9月14日申请的美国正式申请案第17/020,170号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是关于一种半导体元件及其制备方法。特别是有关于一种具有倾斜导电层的半导体元件及其制备方法。


背景技术：

3.对于许多现代应用，半导体元件是不可或缺的。举例而言，半导体元件是广泛地运用在各种电子应用中，例如个人电脑、移动电话、数码相机以及其他电子设备。再者，随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。然而，随着半导体元件的按比例缩小，相邻导电元件之间的间隔是逐渐缩小，其是可缩减内连接结构的制程裕度(process window)。因此，在半导体元件中制造内连接结构则越来越困难因此，在提高品质、良率、效能以及可靠性以及降低复杂性的方面仍持续存在挑战性。
4.上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一半导体元件，包括：一基底，设置在该基底上的一第一绝缘层，设置在该第一绝缘层中的一第一倾斜导电层，以及设置以覆盖该第一倾斜导电层的一顶部导电层。
6.在一些实施例中，在该第一倾斜导电层的一底面与该第一倾斜导电层的一侧壁之间的一锐角，其角度在大约10度到大约85度的范围内。
7.在一些实施例中，该第一倾斜导电层在一顶视图中以一网格点状图案排列。
8.在一些实施例中，该第一倾斜导电层在一顶视图中以一对角点状图案排列。
9.在一些实施例中，该顶部导电层是一导线，且该顶部导电层的制作技术包含铜、铝、钛、钨、或其组合。
10.在一些实施例中，该半导体元件包括一阻挡层，设置在该第一绝缘层与该第一倾斜导电层之间、该顶部导电层与该第一绝缘层之间，以及该第一倾斜导电层与该基底之间。该阻挡层的制作技术包含钛、氮化钛、氮化钛硅、钽、氮化钽、氮化硅钽，或其组合。
11.在一些实施例中，该阻挡层的一厚度在大约10埃(angstroms)到大约15埃的范围内。
12.在一些实施例中，该顶部导电层是一焊料单元，且其制作技术包含锡、银、铜、金、合金或其组合。
13.在一些实施例中，该半导体元件包括一凸块下金属化层，设置在该第一绝缘层与
第一倾斜导电层之间、该顶部导电层与该第一绝缘层之间、以及该第一倾斜导电层与该基底之间。该凸块下金属化层包括钛、钛-钨、铬、铝、铜、镍、铬-铜、或镍-钒。
14.在一些实施例中，该半导体元件包括一第二倾斜导电层，设置在该第一绝缘层中，其中该顶部导电层经设置以覆盖该第一倾斜导电层以及该第二倾斜导电层。
15.在一些实施例中，在该第二倾斜导电层的一底面与该第二倾斜导电层的一侧壁之间的一锐角，其角度在大约负10度到约负85度的范围内。
16.在一些实施例中，该第一倾斜导电层沿一第一方向延伸，该第二倾斜导电层沿一第二方向延伸，并且该第二方向与该第一方向不同。
17.在一些实施例中，该第一倾斜导电层以及该第二倾斜导电层在一顶视图中沿一第一轴以及一第二轴交替排列，并且该第一轴与该第二轴相互垂直。
18.在一些实施例中，该第一倾斜导电层沿一第一组的列排列，该第二倾斜导电层沿一第二组的列排列，并且该第一组的列与该第二组的列交替排列。
19.本公开的另一实施例提供一半导体元件的制备方法，包括：提供一基底，在该基底上形成一第一绝缘层，沿该第一绝缘层形成一第一倾斜凹槽，以及在该第一倾斜凹槽中形成一第一倾斜导电层以及覆盖该第一倾斜导电层的一顶部导电层。
20.在一些实施例中，其中沿该第一绝缘层形成该第一倾斜凹槽的步骤包括：在该第一绝缘层上形成一第一硬遮罩层，沿该第一硬遮罩层形成一第一硬遮罩开口，在该第一绝缘层上执行一第一倾斜蚀刻制程以沿该第一绝缘层形成该第一倾斜凹槽，以及去除该第一硬遮罩层。该第一倾斜蚀刻制程使用该第一硬遮罩层做为一图案导引。
21.在一些实施例中，该第一倾斜蚀刻制程的一入射角大约在5度到大约80度的范围内。
22.在一些实施例中，该第一硬遮罩层的制作技术包含对该第一绝缘层具有蚀刻选择性的材料。
23.在一些实施例中，该第一硬遮罩层的制作技术包含氧化硅、氮化硅、氮氧化硅、氧化硅氮化物、氮化硼、氮化硼硅、磷硼氮化物硼碳氮化硅、或碳膜。
24.在一些实施例中，该第一倾斜蚀刻制程的该第一硬遮罩层与该第一绝缘层的一蚀刻速率比在大约1∶10到大约1∶100的范围内。
25.由于本公开的半导体元件的设计，该第一倾斜导电层可提供与基底更多的接触面。因此，半导体元件的电特性可以改善。意即，半导体元件的性能可以提高。此外，较窄的第一倾斜凹槽的制作技术可使用具有较宽的第一硬遮罩开口的第一硬遮罩层。换言之，对形成较窄的第一倾斜凹槽的微影制程的要求可以减轻。因此，半导体元件的良率可以提高。
26.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
28.图1例示本公开一实施例的一种半导体元件的制备方法的流程图。
29.图2例示本公开一实施例的一中间半导体元件的顶视示意图。
30.图3例示本公开一实施例沿图2中a-a'线的剖视示意图。
31.图4例示本公开一实施例的一中间半导体元件的顶视示意图。
32.图5例示本公开一实施例沿图4中a-a'线的剖视示意图。
33.图6例示本公开一实施例的一中间半导体元件的顶视示意图。
34.图7到图9例示本公开一实施例沿图6中a-a'线的剖视示意图。
35.图10到图15例示本公开一些实施例沿图6中a-a'线的剖视示意图。
36.图16到图17例示本公开另一实施例的一中间半导体元件的顶视示意图。
37.图18例示本公开另一实施例的一中间半导体元件的顶视示意图。
38.图19例示本公开另一实施例沿图18中a-a'线的剖视示意图。
39.图20例示本公开另一实施例的一中间半导体元件的顶视示意图。
40.图21例示本公开另一实施例沿图20中a-a'线的剖视示意图。
41.图22例示本公开另一实施例的一中间半导体元件的顶视示意图。
42.图23例示本公开另一实施例沿图22中a-a'线的剖视示意图。
43.图24例示本公开另一实施例的一中间半导体元件的顶视示意图。
44.图25例示本公开另一实施例沿图24中a-a'线的剖视示意图。
45.图26例示本公开另一实施例的一中间半导体元件的顶视示意图。
46.图27例示本公开另一实施例沿图26中b-b'线的剖视示意图。
47.图28例示本公开另一实施例的一中间半导体元件的顶视示意图。
48.图29例示本公开另一实施例沿图28中c-c'线的剖视示意图。
49.其中，附图标记说明如下：
50.1a：半导体元件
51.1b：半导体元件
52.1c：半导体元件
53.1d：半导体元件
54.1e：半导体元件
55.1f：半导体元件
56.1h：半导体元件
57.10：制备方法
58.101：基底
59.103：第一绝缘层
60.105：第二绝缘层
61.201：第一倾斜导电层
62.201bs：底面
63.201sw：侧壁
64.201ts：顶面
65.203：顶部导电层
66.205：第二倾斜导电层
67.205bs：底面
68.205sw：侧壁
69.207：阻挡层
70.209：凸块下金属化层
71.301：第一硬遮罩层
72.303：第一硬遮罩开口
73.305：第一倾斜凹槽
74.305bs：底面
75.305sw：侧壁
76.307：第一导电材料
77.309：第二硬遮罩层
78.311：第二硬遮罩开口
79.313：第二倾斜凹槽
80.313bs：底面
81.313sw：侧壁
82.401：第一倾斜蚀刻制程
83.403：第二倾斜蚀刻制程
84.aa'：线
85.b-b'：线
86.c-c'：线
87.d1：距离
88.d2：距离
89.d3：距离
90.d4：距离
91.e1：第一方向
92.e2：第二方向
93.fs：第一侧
94.h1：高度
95.h2：高度
96.r1：第一组的列
97.r2：第二组的列
98.s11：步骤
99.s13：步骤
100.s15：步骤
101.s17：步骤
102.w1：宽度
103.w2：宽度
104.w3：宽度
105.w4：宽度
106.x：第一轴
107.y：第二轴
108.z：轴
109.α：入射角
110.β：锐角
111.γ：锐角
112.δ：入射角
113.ε：锐角
114.ζ：锐角
具体实施方式
115.本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
116.「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包括特定特征、结构或是特性，然而并非每一实施例必须包括该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
117.为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
118.应当理解，以下公开内容提供用于实作本发明的不同特征的诸多不同的实施例或实例。以下阐述组件及排列形式的具体实施例或实例以简化本公开内容。当然，该些仅为实例且不旨在进行限制。举例而言，元件的尺寸并非仅限于所公开范围或值，而是可相依于制程条件及/或装置的所期望性质。此外，以下说明中将第一特征形成于第二特征「之上」或第二特征「上」可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。为简洁及清晰起见，可按不同比例任意绘制各种特征。在附图中，为简化起见，可省略一些层/特征。
119.此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
120.图1例示本公开一实施例的一种半导体元件1a的制备方法10的流程图。图2例示本公开一实施例的一中间半导体元件的顶视示意图。图3例示本公开一实施沿图2中a-a'线的剖视示意图。
121.参考图1到图3，可以提供基底101，第一绝缘层103可以形成在基底101上，第一硬遮罩层301可以形成在第一绝缘层103上，以及第一硬遮罩开口303可以沿第一硬遮罩层301形成。对应的步骤是绘示在如图1所示的方法10中的步骤s11。
122.参考图2以及图3，在一些实施例中，基底101可以包括一绝缘体上半导体(semiconductor-on-insulator，soi)结构，其由下到上包括一处理基底，一绝缘体层以及一最顶半导体层。该处理基底以及该最顶半导体层的制作技术可以包含一元素半导体、一化合物半导体、或其组合。该元素半导体例如硅或锗。该化合物半导体例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他iii-v族化合物半导体或ii-vi族化合物半导体。该绝缘体层可以是一结晶或一非结晶介电材料，例如一氧化物及/或氮化物。该绝缘体层可具有一厚度大约在10nm到200nm的范围内。
123.在一些实施例中，基底101可包括形成在该最顶半导体层上的一介电质、一绝缘层或一导电特征。该介电质或该绝缘层可包括例如一半导体氧化物、一半导体氮化物、半导体氮氧化物、半导体碳化物、四乙基原硅酸盐氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟化石英玻璃、碳掺杂氧化硅、非晶氟化碳，或其组合。该导电特征可以是导电线、导电通孔、导电触点，或其类似特征。该介电质或该绝缘层可做为一绝缘体以支撑以及电隔离该导电特征。
124.在一些实施例中，一元件部件(未示出)可形成在基底101中。该元件部件可以是例如双载子晶体管、金属氧化物半导体场效应晶体管、二极管、系统大规模整合、快闪存储器、动态随机存取存储器、静态随机存取存储器、电子式可以抹除编程只读存储器、影像感测器、微机电系统、主动元件、或被动元件。元件部件可通过一绝缘结构(例如浅沟槽隔离)电隔离邻近的元件部件。
125.参考图2以及图3，在一些实施例中，第一绝缘层103的制作技术可包含，例如氮化硅、氧化硅、氮氧化硅、氮化硅氧化物、可流动氧化物、硅铝酸盐、未掺杂的石英玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、等离子体增强原硅酸四乙酯、氟硅酸盐玻璃、碳掺杂氧化硅、有机硅酸盐玻璃、低k介电材料，或其组合。
126.在一些实施例中，第一绝缘层103的制作技术可包含，例如氧化硅、氮化硅、氮氧化硅、氧化硅氮化物、聚酰亚胺、聚苯并恶唑、磷硅酸盐玻璃、未掺杂的石英玻璃，或氟硅酸盐玻璃。第一绝缘层103可称为一钝化层。
127.在一些实施例中，第一绝缘层103可包括一底部钝化层(为清楚起见未示出)以及一顶部钝化层(为清楚起见未示出)。该底部钝化层可以形成在基底101上。该顶部钝化层可以形成在该底部钝化层上。该底部钝化层的制作技术可包含，例如氧化硅或磷硅酸盐玻璃。该顶部钝化层的制作技术可包含，例如氮化硅、氮氧化硅，或氧化硅氮化物。该底部钝化层可做为一应力缓冲以减小该顶部钝化层与基底101之间的应力冲击。该顶部钝化层可做为一高蒸汽阻挡以防止来自上方的湿气进入。
128.在一些实施例中，第一绝缘层103的制作技术可包含与第一硬遮罩层301不同种类的材料。具体地，第一绝缘层103的制作技术可包含对第一硬遮罩层301具有蚀刻选择性的一种材料。
129.参考图2以及图3，在一些实施例中，第一硬遮罩层301的制作技术包含，例如氧化硅、氮化硅、氮氧化硅、氧化硅氮化物、类似物，或其组合。第一硬遮罩层301的制作技术可使用一沉积制程，例如化学气相沉积制程、等离子体增强化学气相沉积制程、低压化学气相沉积制程，或类似的制程。
130.应当理解，在本公开的描述中，氮氧化硅是指含有硅、氮以及氧的物质，其中氧的比例大于氮的比例。氧化硅氮化物是指含有硅、氧、氮且氮的比例大于氧的物质。
131.或者，在一些实施例中，第一硬遮罩层301的制作技术可包含，例如一碳膜。术语“碳膜”在本文中用于描述质量主要为碳、其结构主要由碳原子定义或其物理以及化学性质由其碳含量决定的材料。术语“碳膜”旨在排除作为简单混合物或包括碳的化合物的材料，举例来说，例如碳掺杂的氮氧化硅、碳掺杂的氧化硅或碳掺杂的多晶硅的介电材料。这些术语的确包括，例如石墨、木炭以及卤碳。
132.在一些实施例中，该碳膜的制作技术可通过一制程来沉积，该制程包括导入一制程气体混合物进入一制程腔室，其中该制程气体混合物包括一种或多种碳氢化合物。该碳氢化合物具有一分子式cxhy，其中x具有2到4的范围，以及y具有2到10的范围。该碳氢化合物可以是，例如丙烯(c3h6)、丙炔(c3h4)、丙烷(c3h8)、丁烷(c4h10)、丁烯(c4h8)、丁二烯(c4h6)，或乙炔(c2h2)，或其组合。在一些实施例中，部分地或完全地氟化的该碳氢化合物的衍生物可以使用。该掺杂衍生物包括该碳氢化合物的含硼衍生物以及其氟化衍生物。
133.在一些实施例中，该碳膜的制作技术可由该制程气体混合物在保持一基底温度大约100℃到大约700℃的范围内来沉积。具体地，在大约350℃到大约550℃的范围内。在一些实施例中，该碳膜的制作技术可由该制程气体混合物在一腔室压力保持在大约1torr(托)到大约20torr的范围内来沉积。在一些实施例中，该碳膜的制作技术可由该制程气体混合物分别地导入该碳氢气体以及任何惰性或反应性气体在一流速大约50sccm(气体质量流量)到大约2000sccm的范围内来沉积。
134.在一些实施例中，该制程气体混合物还可包括一惰性气体(inert gas)，例如氩气。然而，其他惰性气体，例如氮气或其他贵气体(noble gas)例如氦气也可以使用。惰性气体可以控制该碳膜的密度以及沉积速率。此外，多种气体可加到该制程气体混合物中以改变该碳膜的特性。该多种气体可以是一种反应性气体，例如氢气、氨气、氢气以及氮气的混合物，或其组合。氢或氨的添加可以控制碳膜的氢比率以控制层特性，例如蚀刻选择性、化学机械抛光阻力特性以及反射率。在一些实施例中，反应气体以及惰性气体的混合物可加入该制程气体混合物中以沉积该碳膜。
135.该碳膜可包括碳原子以及氢原子，其可以是一可调整的碳氢比，范围在大约10％氢到大约60％氢的范围内。控制该碳膜的氢比例可调整相应的蚀刻选择性以及化学机械抛光阻力特性。随着氢含量的降低，该碳膜的耐蚀刻性以及选择性增加。当执行一蚀刻制程以将所需图案转移到下层上时，该碳膜的去除率的降低可使该碳膜适合做为一遮罩层。
136.另外，在一些实施例中，第一硬遮罩层301的制作技术可包含，例如氮化硼、氮化硼硅、磷氮化硼，或硼碳氮化硅。在一些实施例中，第一硬遮罩层301的制作技术可包含一制程的辅助，该制程例如一等离子体制程、一紫外线(uv)固化制程、一热退火制程，或其组合制程。第一硬掩模层301的制作技术的一基底温度可以在大约20℃到大约1000℃的范围内。第一硬遮罩层301的制作技术的一制程压力可以在大约10mtorr到大约760torr的范围内。
137.当第一硬遮罩层301的制作技术由该等离子体制程辅助时，该等离子体制程的等离子体可以由一rf射频功率提供。在一些实施例中，在大约100khz到大约1mhz的范围内的一单一低频下，该rf功率可以大约2w(瓦特)到大约5000w的范围内。在一些实施例中，在大于大约13.6mhz的一单一高频下，该rf功率可以大约30w到大约1000w的范围内。
138.当第一硬遮罩层301的制作技术由该紫外线固化制程辅助时，该紫外线固化制程可采用任何紫外线光源，例如汞微波弧光灯、脉冲氙气闪光灯，或高效紫外发光二极管阵列等。该紫外线光源可具有一波长在大约170nm到大约400nm的范围内。该紫外线光源可提供一光子能量在大约0.5ev到大约10ev的范围内；具体地，大约1ev到大约6ev的范围内。该紫外线固化制程的辅助可去除第一硬遮罩层301的氢。由于氢会扩散到半导体元件1a的其他区域，并且可能降低半导体元件1a的可靠性，因此通过该紫外线固化制程的辅助去除氢可以提高半导体元件1a的可靠性。此外，该紫外线固化制程可增加第一硬遮罩层301的密度。
139.参考图2以及图3，第一硬遮罩开口303可以沿第一硬遮罩层301形成。部分的第一绝缘层103可通过第一硬遮罩开口303曝露。在一顶视图中，第一硬遮罩开口303可以排列成一网格点状图案。第一硬遮罩开口303可以沿第一轴x以及第二轴y等距设置。第一轴x与第二轴y彼此垂直。具体地，沿第一轴x方向相邻一对的第一硬遮罩开口303之间的距离d1可以等于沿第二轴y方向相邻一对的第一硬遮罩开口303之间的距离d2。在一剖视图中，第一硬遮罩开口303的宽度w1与第一硬遮罩开口303的高度h1的比率可以在大约5∶1到大约1∶15的范围内、大约3∶1到大约1∶13的范围内、大约1∶1到大约1∶11的范围内，以及大约5∶1到大约1∶8的范围内。
140.图4例示本公开一实施例的一中间半导体元件的顶视示意图。图5例示本公开一实施例沿图4中a-a'线的剖视示意图。
141.参考图1以及图4及图5，可以执行第一倾斜蚀刻制程401以沿第一绝缘层103形成第一倾斜凹槽305。对应的步骤是绘示在如图1所示的方法10中的步骤s13。
142.参考图4以及图5，第一倾斜蚀刻制程401可使用第一硬遮罩层301做为图案导引以去除部分的第一绝缘层103并且同时沿第一绝缘层103形成第一倾斜凹槽305。在一剖视图中，第一倾斜凹槽305可邻近形成在第一硬遮罩层301的第一侧fs。
143.在一些实施例中，第一倾斜蚀刻制程401的入射角α可由第一硬遮罩开口303的宽度w1与第一硬遮罩开口303的高度h1定义。
144.在一些实施例中，第一倾斜蚀刻制程401的入射角α可在大约5度到大约80度的范围内。在一些实施例中，第一倾斜蚀刻制程401的入射角α可在大约20度到大约60度的范围内。在一些实施例中，第一倾斜蚀刻制程401的入射角α可在大约20度到大约40度的范围内。
145.在一些实施例中，第一倾斜蚀刻制程401可以是一非等向性蚀刻制程例如一反应离子蚀刻制程。该反应离子蚀刻制程可包括蚀刻气体以及钝化气体，其可抑制等向效应以限制在水平方向上去除的材料。该蚀刻气体可包括氯气以及三氯化硼。该钝化气体可包括氟仿或其他适合的卤碳。在一些实施例中，第一硬遮罩层301的制作技术包含碳膜，可做为该反应离子蚀刻制程的该钝化气体的一卤碳来源。
146.在一些实施例中，第一倾斜蚀刻制程401的第一绝缘层103的蚀刻速率可以快于第一倾斜蚀刻制程401的第一硬遮罩层301的蚀刻速率。举例来说，在第一倾斜蚀刻制程401期间，第一绝缘层103与第一硬遮罩层301的蚀刻速率比可在大约100∶1到大约1.05∶1的范围
内、大约100∶1到大约10∶1的范围内、大约50∶1到大约10∶1的范围内、大约30∶1到大约10∶1的范围内、大约20∶1到大约10∶1的范围内、或大约15∶1到大约10∶1的范围内。
147.参考图4以及图5，第一倾斜凹槽305的宽度w2可以小于第一硬遮罩开口303的宽度w1。锐角β在第一倾斜凹槽305的底面305bs与第一倾斜凹槽305的侧壁305sw之间，其角度可在大约10度到大约85度的范围内、大约20度到大约80度的范围内、大约45度到大约80度的范围内、大约60度到大约80度的范围内，以及大约70度到大约80度的范围内。在一些实施例中，第一倾斜凹槽305可以在第一方向e1延伸。第一方向e1可以相对于轴z与第一轴x倾斜。
148.图6例示本公开一实施例的一中间半导体元件的顶视示意图。图7到图9例示本公开一实施例沿图6中a-a'线的剖视示意图。一些部件为清楚起见未在图6中示出。
149.参考图1以及图6及图7，第一硬遮罩层301可去除。对应的步骤是绘示在如图1所示的方法10中的步骤s15。
150.参考图6以及图7，第一硬遮罩层301可以通过一硬遮罩蚀刻制程去除。该硬遮罩蚀刻制程可以是一非等向性干蚀刻制程或一湿蚀刻制程。在一些实施例中，硬遮罩蚀刻制程的第一硬遮罩层301的蚀刻速率可以快于硬遮罩蚀刻制程的第一绝缘层103的蚀刻速率。举例来说，在该硬遮罩蚀刻制程期间，第一绝缘层103与第一硬遮罩层301的蚀刻速率比可在大约100∶1到大约1.05∶1的范围内、大约100∶1到大约10∶1的范围内、大约50∶1到大约10∶1的范围内、大约30∶1到大约10∶1的范围内、大约20∶1到大约10∶1的范围内、或大约15∶1到大约10∶1的范围内。
151.参考图6，在一顶视图中，第一倾斜凹槽305可以排列成一网格点状图案。第一倾斜凹槽305可以沿第一轴x以及第二轴y等距设置。具体地，沿第一轴x方向相邻一对的第一倾斜凹槽305之间的距离d3可以等于沿第二轴y方向相邻一对的第一倾斜凹槽305之间的距离d4。部分的基底101可以通过第一倾斜凹槽305曝露。
152.在一些实施例中，在去除第一硬遮罩层301之后，可以在第一倾斜凹槽305上执行一清洗制程以及一钝化制程。该清洗制程可以去除基底101中的该最顶半导体层的该导电特征的顶面的氧化物(源自空气中氧气氧化)，而不损坏基底101中的该最顶半导体层的该导电特征。该清洗制程可以包括将氢与氩的混合物做为一远程等离子体源施加到第一倾斜凹槽305上。该清洗制程的一制程温度可以在大约250℃到大约350℃的范围内。该清洗制程的的一制程压力可以在大约1托到大约10托的范围内。一偏置能量可以施加到该执行清洗制程的设备。该偏置能量可以在大约0w到200w的范围内。
153.该钝化制程可以包括在一制程温度大约200℃到大约400℃的范围内用一前趋物例如二甲氨基三甲基硅烷、四甲基硅烷、或其类似物浸泡该清洗制程之后的该中间半导体元件。一紫外线辐射可以促进该钝化制程。该钝化制程可钝化由第一倾斜凹槽305曝露的第一绝缘层103的侧壁，通过密封其表面来钝化。不良的侧壁生长(可能影响半导体元件1a的电特性)可通过该钝化制程减少。因此，半导体元件1a的性能以及可靠性可以提高。
154.参考图1以及图8及图9，第一倾斜导电层201可以形成在第一倾斜凹槽305中，并且顶部导电层203可以形成以覆盖第一倾斜导电层201。对应的步骤是绘示在如图1所示的方法10中的步骤s17。
155.参考图8，第一倾斜导电层201的制作技术可完全填充第一倾斜凹槽305并且覆盖第一绝缘层103的顶面。在一些实施例中，第一倾斜导电层201的制作技术包含钨、钴、锆、
钽、钛、铝、钌、铜、金属碳化物(例如碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合。第一倾斜导电层201的制作技术可通过一沉积制程，例如物理气相沉积制程、化学气相沉积制程、原子层沉积制程，或溅镀制程。可以执行一平坦化制程(例如化学机械抛光制程)直到第一绝缘层103的顶面曝露，以去除多余材料并且提供后续制程步骤一实质上平坦的表面。
156.参考图8，在一剖视图中，第一倾斜导电层201的形状可以由第一倾斜凹槽305定义。意即，锐角γ在第一倾斜导电层201的底面201bs与第一倾斜导电层201的侧壁201sw之间，其角度可以在大约10度到大约85度的范围内、大约20度到大约80度的范围内，大约45度到大约80度的范围内、大约60度到大约80度的范围内，以及大约70度到大约80度的范围内。在一些实施例中，第一倾斜导电层201可以在第一方向e1上延伸。
157.参考图9，第二绝缘层105可以形成在第一绝缘层103上。第二绝缘层105的制作技术包含氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料、类似物、或其组合。低k介电材料可具有小于3.0或甚至小于2.5的介电常数。在一些实施例中，低k介电材料可具有小于2.0的介电常数。第二绝缘层105的制作技术可通过例如化学气相沉积制程、等离子体增强化学气相沉积制程、蒸镀制程，或旋涂制程。
158.参考图9，顶部导电层203可以形成在第二绝缘层105中并且覆盖第一倾斜导电层201的顶面201ts。在一些实施例中，顶部导电层203的制作技术包含例如铜、铝、钛、钨、类似物、或其组合。顶部导电层203的制作技术可通过一镶嵌制程(damascene process)。第一倾斜导电层201可称为半导体元件1a的导电通孔并且顶部导电层203可称为半导体元件1a的导线。
159.图10以及图11例示本公开另一实施例沿图6中a-a'线的剖视示意图。
160.参考图10，为制备半导体元件1b，一中间半导体元件的制备技术可以类似于图2到图7例示的制程。第一导电材料307层可以完全填充第一倾斜凹槽305并且覆盖第一绝缘层103的顶面。第一导电材料307可以是铝、铜、铝铜合金、铝合金或铜合金。第一导电材料307层的制作技术可通过一沉积制程，例如物理气相沉积制程、化学气相沉积制程，或溅镀制程。可执行一平坦化制程(例如化学机械抛光)以提供后续制程步骤一实质上平坦的表面。第一导电材料307层填充第一倾斜凹槽305中可称为半导体元件1b的导电通孔。
161.参考图11，可以执行一微影制程以定义用于第一导电材料307层的一预期图案。随后可以执行一蚀刻制程以去除部分的第一导电材料307层并且同时形成具有该预期图案的顶部导电层203。顶部导电层203可称为半导体元件1b的一焊垫层。
162.图12以及图13例示本公开另一实施例沿图6中a-a'线的剖视示意图。
163.参考图12，为制备半导体元件1c，一中间半导体元件的制备技术可以类似于图2到图7例示的制程。阻挡层207可以共形形成在第一倾斜凹槽305中。阻挡层207的制作技术包含，例如钛、氮化钛、氮化钛硅、钽、氮化钽、氮化钽硅，或其组合。阻挡层207的制作技术可通过一沉积制程，例如理气相沉积制程、化学气相沉积制程、原子层沉积制程，或溅镀制程。在一些实施例中，阻挡层207可以具有一厚度在大约10埃到大约15埃范围内。在一些实施例中，阻挡层207可以具有一厚度在大约11埃到大约13埃范围内。
164.参考图13，顶部导电层203可以用类似于图10以及11例示的制程形成在阻挡层207上。阻挡层207可以做为一接合层，其在第一倾斜导电层201以及基底101中的最顶导线之
间。阻挡层207还可以防止第一倾斜导电层201或顶部导电层203的金属离子扩散到第一绝缘层103或基底101中。
165.图14例示本公开另一实施例沿图6中a-a'线的剖视示意图。
166.参考图14，为制备半导体元件1d，一中间半导体元件的制备技术可以类似于图2到图7例示的制程。顶部导电层203可以完全填充第一倾斜凹槽305并且覆盖第一绝缘层103的一部分顶面。顶部导电层203的制作技术包含例如锡、银、铜、金、合金，或其组合。顶部导电层203可称为半导体元件1d的一焊料单元。
167.在一布线制程、一形成焊料单元的制程，或一封装制程期间，可能施加应力到半导体元件并且该应力可能导致第一绝缘层103的层分离。为了降低上述制程的应力影响，第一倾斜凹槽305可以做为缓冲空间，以降低上述制程的应力，减少半导体元件1d的翘曲，并且防止第一绝缘层103下方的层发生层分离。
168.图15例示本公开另一实施例沿图6中a-a'线的剖视示意图。
169.参考图15，为制备半导体元件1e，一中间半导体元件的制备技术可以类似于图2到图7例示的制程。凸块下金属化层209可以共形形成在第一倾斜凹槽305中。凸块下金属化层209可以是一单层结构或一多层的堆叠结构。举例来说，凸块下金属化层209可以包括顺序堆叠的一第一导电层、一第二导电层，以及一第三导电层。该第一导电层可以做为一接合层以将顶部导电层203稳定地接合到基底101以及第一绝缘层103。举例来说，第一导电层可以包括钛、钛钨、铬，以及铝中的至少一个。第二导电层可以做为一阻挡层以防止包含在凸块下金属化层209中的一导电材料扩散到基底101或第一绝缘层103中。该第二导电层可以包括铜、镍、铬铜，以及镍钒中的至少一个。该第三导电层可以做为一种子层以形成顶部导电层203或一润湿层以改善顶部导电层203的润湿特性。该第三导电层可以包括镍、铜，以及铝中的至少一个。顶部导电层203的制作技术可使用类似于图14例示的制程。
170.图16到图17例示本公开另一实施例的一中间半导体元件的顶视示意图。
171.参考图16，为制备半导体元件1f，一中间半导体元件的制备技术可以类似于图2到图5例示的制程。第一硬遮罩开口303可以排列成一对角点状图案。第一硬遮罩开口303可以分类成两组。第一组的第一硬遮罩开口303可以沿一第一组的列r1设置。第二组的第一硬遮罩开口303可以沿一第二组的列r2设置。第一组的列r1以及第二组的列r2可以平行于第一轴x。第一组的列r1以及第二组的列r2可以交替排列。至于第二轴y，沿第二组的列r2设置的第一硬遮罩开口303可以从沿第一组的列r1设置的第一硬遮罩开口303偏移。由于第一倾斜凹槽305的制作技术可使用第一硬遮罩层301以及第一硬遮罩开口303做为图案导引。因此，第一倾斜凹槽305的排列可以类似于第一硬遮罩开口303的排列。
172.参考图17，类似于图6到图8例示的制程可以执行在图16中的该中间半导体元件。由于第一倾斜导电层201的排列可以由第一倾斜凹槽305的排列定义。意即，第一倾斜导电层201也可以排列成一对角点状图案。具体地，第一倾斜导电层201也可以分类成两组。第一组的第一倾斜导电层201可以沿第一组的列r1设置。第二组的第一倾斜导电层201可以沿第二组的列r2设置。第一组的列r1以及第二组的列r2可以平行于第一轴x。第一组的列r1以及第二组的列r2可以交替排列。至于第二轴y，沿第二组的列r2设置的第一倾斜导电层201可以从沿第一组的列r1设置的第一倾斜导电层201偏移。
173.第一倾斜导电层201以对角点状图案排列可以使任意两个相邻的第一倾斜导电层
201之间的距离最大化。因此，第一倾斜导电层201之间的寄生电容可以最小化。
174.图18例示本公开另一实施例的一中间半导体元件的顶视示意图。图19例示本公开另一实施例沿图18中a-a'线的剖视示意图。
175.参考图18到图19，为制备半导体元件1g，一中间半导体元件的制备技术可以类似于图2到图5例示的制程。在一顶视图中，第一硬遮罩开口303可以以对角点状图案排列并且第一倾斜凹槽305可以与第一硬遮罩开口303类似的图案排列。在一剖视图中，第一倾斜凹槽305可具有一锐角β，其类似于图5例示的锐角β，并且第一倾斜凹槽305可以在第一方向e1延伸。在形成第一倾斜凹槽305之后，第一硬遮罩层301可以去除。
176.图20例示本公开另一实施例的一中间半导体元件的顶视示意图。图21例示本公开另一实施例沿图20中a-a'线的剖视示意图。
177.参考图20以及图21，第二硬遮罩层309形成在第一绝缘层103上的制备技术可以类似于图2以及图3例示的第一硬遮罩层301的制程。第二硬遮罩层309的制作技术可包含与第一硬遮罩层301相同的材料，但不限于此。第二硬遮罩开口311可沿第二硬遮罩层309形成。在一顶视图中，第二硬遮罩开口311可以对角线状图案设置。第二硬遮罩开口311可以垂直或水平设置在相邻的一对第一倾斜凹槽305之间。换言之，第一倾斜凹槽305以及第二硬遮罩开口311可以交替地沿第一轴x以及第二轴y设置。意即，第一倾斜凹槽305以及第二硬遮罩开口311可以交错。在一剖视图中，第二硬遮罩开口311的宽度w3与第二硬遮罩开口311的高度h2的比率可以在大约5∶1到大约1∶15的范围内、大约3∶1到大约1∶13的范围内、大约1∶1到大约1∶11的范围内、以及大约5∶1到大约1∶8的范围内。
178.参考图20以及图21，第二倾斜蚀刻制程403可使用第二硬遮罩层309做为图案导引以去除部分的第一绝缘层103并且同时沿第一绝缘层103形成第二倾斜凹槽313。在一些实施例中，第二倾斜蚀刻制程403的入射角δ可以具有与第一倾斜蚀刻制程401的入射角α相同的值，但是第二倾斜蚀刻制程403的入射方向可以相反于第一倾斜蚀刻制程401的入射方向。换言之，第二倾斜蚀刻制程403的入射角δ可以与第一倾斜蚀刻制程401的入射角α相反。
179.在一些实施例中，第二倾斜蚀刻制程403可以是一非等向性蚀刻制程例如一反应离子蚀刻制程。第二倾斜蚀刻制程403的制程参数可以相同于第一倾斜蚀刻制程401，仅入射角不同。
180.在一些实施例中，第二倾斜蚀刻制程403的入射角δ可在大约负5度到大约负80度的范围内、大约负20度到大约负60度的范围内、大约负20度到大约负40度的范围内。
181.在一些实施例中，第二倾斜蚀刻制程403的入射角δ可由第二硬遮罩层309的宽度w3与第二硬遮罩开口311的高度h2定义。
182.在一些实施例中，第二倾斜蚀刻制程403的第一绝缘层103的蚀刻速率可以快于第二倾斜蚀刻制程403的第二硬遮罩层309的蚀刻速率。举例来说，在第二倾斜蚀刻制程403期间，第一绝缘层103与第二硬遮罩层309的蚀刻速率比可在大约100∶1到大约1.05∶1的范围内、大约100∶1到大约10∶1的范围内、大约50∶1到大约10∶1的范围内、大约30∶1到大约10∶1的范围内、大约20∶1到大约10∶1的范围内、或大约15∶1到大约10∶1的范围内。
183.参考图20以及图21，第二倾斜凹槽313的宽度w4可以小于第二硬遮罩开口313的宽度w3。在一些实施例中，锐角ε在第二倾斜凹槽313的底面313bs与第二倾斜凹槽313的侧壁313sw之间，其可以不同于或相反于在第一倾斜凹槽305的底面305bs与第一倾斜凹槽305的
侧壁305sw之间的锐角β。在一些实施例中，锐角ε在第二倾斜凹槽313的底面313bs与第二倾斜凹槽313的侧壁313sw之间，其角度可在大约负10度到大约负85度的范围内、大约负20度到大约负80度的范围内、大约负45度到大约负80度的范围内、大约负60度到大约80度的范围内，以及大约负70度到大约负80度的范围内。
184.在一些实施例中，第二倾斜凹槽313可以在第一方向e1延伸。在一些实施例中，第二倾斜凹槽313可以在第二方向e2延伸。第二方向e2可以相对于z轴以及第一轴x倾斜，以及相对于z轴，第二方向e2可以相反于第一方向e1。
185.图22例示本公开另一实施例的一中间半导体元件的顶视示意图。图23例示本公开另一实施例沿图22中a-a'线的剖视示意图。
186.参考图22以及图23，类似于图6以及图7及图8例示的制程可以执行以去除第二硬遮罩层309并且形成第一倾斜导电层201、第二倾斜导电层205以及顶部导电层203。第一倾斜导电层201可以形成在第一倾斜凹槽305中并且可以具有相同于图8例示的锐角γ以及延伸方向。
187.第二倾斜导电层205可以形成在第二倾斜凹槽313中。在一剖视图中，第二倾斜导电层205的形状可以由第二倾斜凹槽313定义。意即，锐角ζ在第二倾斜导电层205的底面205bs与第二倾斜导电层205的侧壁205sw之间，其角度可以在大约负10度到大约负85度的范围内、大约负20度到大约负80度的范围内，大约负45度到大约负80度的范围内、大约负60度到大约负80度的范围内，以及大约负70度到大约负80度的范围内。在一些实施例中，第一倾斜导电层201中的一个以及相邻的第二倾斜导电层205中的一个可以在不同方向上延伸。在一些实施例中，第二倾斜导电层205可以在第二方向e2上延伸。
188.顶部导电层203可以形成在第一绝缘层103上并且覆盖第一倾斜导电层201以及第二倾斜导电层205。
189.图24例示本公开另一实施例的一中间半导体元件的顶视示意图。图25例示本公开另一实施例沿图24中a-a'线的剖视示意图。
190.参考图24以及图25，为制备半导体元件1h，一中间半导体元件的制备技术可以类似于图2到图5例示的制程。在一顶视图中，第一硬遮罩开口303可以沿第一组的列r1设置。第一组的列r1可以平行于第一轴x。第一倾斜凹槽305的排列可以类似于第一硬遮罩开口303的排列。在一剖视图中，第一倾斜凹槽305可以具有类似于图5例示的锐角以及延伸方向。在形成第一倾斜凹槽305之后，第一硬遮罩层301可以去除。
191.图26例示本公开另一实施例的一中间半导体元件的顶视示意图。图27例示本公开另一实施例沿图26中b-b'线的剖视示意图。
192.参考图26以及图27，类似于图20以及图21例示的制程可以执行。在一顶视图中，第二硬遮罩开口311可以沿第二组的列r2设置。第二组的列r2可以平行于第一轴x。第一组的列r1以及第二组的列r2可以交替排列；换言之，第一组的列r1以及第二组的列r2可以交错排列。第二倾斜凹槽313的排列可以类似于第二硬遮罩开口311的排列。在一剖视图中，第二倾斜凹槽313可以具有类似于图21例示的锐角以及延伸方向。
193.图28例示本公开另一实施例的一中间半导体元件的顶视示意图。图29例示本公开另一实施例沿图28中c-c'线的剖视示意图。
194.参考图28以及图29，类似于图22以及图23例示的制程可以执行以去除第二硬遮罩
层309并且形成第一倾斜导电层201、第二倾斜导电层205以及顶部导电层203。在一剖视图中，第一倾斜导电层201可以形成在第一倾斜凹槽305中并且可以具有相同于图23例示的锐角γ以及延伸方向。第二倾斜导电层205可以形成在第二倾斜凹槽313中并且可以具有相同于图23例示的锐角ζ以及延伸方向。在一顶视图中，第一倾斜导电层201可以沿第一组的列r1设置并且第二倾斜导电层205可以沿第二组的列r2设置。由于第一倾斜蚀刻制程401以及第二倾斜蚀刻制程403的入射方向不同，第二倾斜导电层205可以相对于第二轴y偏离第一倾斜导电层201。
195.顶部导电层203可以形成在第一绝缘层103上并且覆盖第一倾斜导电层201以及第二倾斜导电层205。
196.本公开的一实施例提供一半导体元件包括：一基底，设置在该基底上的一第一绝缘层，设置在该第一绝缘层中的一第一倾斜导电层，以及设置以覆盖该第一倾斜导电层的一顶部导电层。
197.本公开的另一实施例提供一半导体元件的制备方法，包括：提供一基底，在该基底上形成一第一绝缘层，沿该第一绝缘层形成一第一倾斜凹槽，以及在该第一倾斜凹槽中形成一第一倾斜导电层以及覆盖该第一倾斜导电层的一顶部导电层。
198.由于本公开的半导体元件的设计，第一倾斜导电层201可提供与基底201更多的接触面。因此，半导体元件的电特性可以改善。意即，半导体元件的性能可以提高。此外，较窄的第一倾斜凹槽305的制作技术可使用具有较宽的第一硬遮罩开口303的第一硬遮罩层301。换言之，对形成较窄的第一倾斜凹槽的微影制程的要求可以减轻。因此，半导体元件的良率可以提高。
199.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
200.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包括于本技术案的权利要求内。