一种基于优化的RAG-n算法的无乘法器变换电路的制作方法

一种基于优化的rag-n算法的无乘法器变换电路
技术领域
1.本技术涉及编解码及电路技术领域，更为具体来说，本技术涉及一种一种基于优化的rag-n算法的无乘法器变换电路。


背景技术：

2.变换模块在视频编解码器中起着举足轻重的作用，是提高编码器压缩性能的重要工具之一。在新一代视频编解码协议avs3中使用了基于位置的变换(pbt：position based transform)，引入了除传统离散余弦变换ii型(dct-ii)类型之外的另外两种变换类型：离散正弦变换vii型(dst-vii)和离散余弦变换viii型(dct-viii)，使得其压缩性能进一步提升。值得注意的是，新型变换类型的引入，在带来编码增益的同时也带来了极高的运算复杂度，增加了编码时间和变换模块的电路面积。
3.为了克服上述困难，已有的一些发明和研究做出了一定的贡献。1965年由j.w.库利和t.w.图基提出的蝶形算法，通过利用dct-ii变换矩阵中系数的对称性，能够节省至少2/3的乘法器数量。但由于dst-vii/dct-viii的变换矩阵不具有类似的性质，因此蝶形算法不能用在这两种变化类型的优化设计上。之后有人在论文中提出了一种高度并行的变换框架，能够支持vvc中的dct-ii，dst-vii以及dct-viii三种变换类型。并且利用n维约化加法器图算法(n-dimensional reduced adder graph algorithm：rag-n)对dst-vii/dct-viii类型进行优化设计移位累加单元，实现了无乘法器的dst-vii/dct-viii模块，降低了计算复杂度和电路面积。然而由于dct-ii的变换矩阵并不具有dst-vii/dct-viii类似的性质，因此在论文中，此方法只对dst-vii/dct-viii使用，dct-ii类型依旧使用传统的蝶形算法，导致整个变换模块中依旧存在大量的乘法器，造成了电路面积的浪费。不难发现，使用现有的方法对avs3的变换模块进行实现，会面临电路面积大与资源消耗过多等问题。


技术实现要素：

4.基于上述技术问题，本发明旨在基于优化的rag-n算法提供各种尺寸的sau电路结构，包括对dct-ii变换类型的电路、dst-vii变换类型的电路及dct-viii变换类型的电路。
5.本技术实施例提供了基于优化的rag-n算法的无乘法器变换电路的各种实施方式。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。
6.本发明第一方面提供了一种基于优化的rag-n算法的无乘法器变换电路，包括：
7.输入模块，用于根据预设数目的点变换输入数据，并将输入的数据传递给sau模块；
8.sau模块，与所述输入模块连接，用于计算输入的数据与预设系数的乘积，并将所述输入的数据与预设系数的乘积发送给加法树模块；
9.加法树模块，与所述sau模块连接，用于接收所述sau模块的输出结果，并对该输出
结果基于变换矩阵进行选择和累加，得到变换结果；
10.输出模块，与所述加法树模块连接，用于输出所述变换结果。
11.具体地，所述预设数目为四个，所述sau模块由五个加法器和四个移位器组成。
12.具体地，所述预设数目为八个，所述sau模块由七个加法器和五个移位器组成。
13.具体地，所述预设数目为十六个，所述sau模块由十三个加法器和六个移位器组成。
14.进一步地，所述输入模块还用于对输入的数据进行微调，所述输出模块还用于对变换结果进行微调，在所述输入模块对输入的数据进行微调时，所述输出模块对变换结果进行微调。
15.再进一步地，所述输入模块对输入的数据进行微调为将输入的数据按照相反的顺序传递给所述sau模块，所述输出模块对变换结果进行微调为将所述变换结果的奇数下标的结果进行取反，其中，下标从0开始。
16.本发明第二方面提供了一种基于优化的rag-n算法的无乘法器变换电路，所述电路包括顺次连接的：输入模块、sau模块、加法树模块和输出模块，所述sau模块由不同尺寸的sau级联而成，所述不同尺寸的sau接收所述输入模块传递的数据或接收级联中上一级sau输出的数据。
17.具体地，所述不同尺寸的sau包括两点尺寸的sau、四点尺寸的sau、八点尺寸的sau、十六点尺寸的sau和三十二点尺寸的sau。
18.本发明第三方面提供了一种优化的rag-n算法，所述优化的rag-n算法应用于本发明各实施方式中所述的无乘法器变换电路，所述优化的rag-n算法的执行步骤如下：
19.s1、将所有系数通过除以2或-2的操作得到对应的正奇数，其结果存入incomplete集合；
20.s2、查表得到所有单个系数的最优代价；
21.s3、去掉incomplete集合中代价为零的系数以及重复的系数；
22.s4、将incomplete集合中cost＝1的系数移除并存入graph集合；
23.s5、计算在有限字长范围内graph集合元素能产生的所有cost＝0的正整数，存入cost0集合，然后进行两两相加或减，如果得到了incomplete集合中的某一个系数，则将该系数从incomplete集合移除存入graph集合；
24.s6、重复s5，直到没有系数添加到graph集合；
25.其中，incomplete集合初始为空，graph集合初始元素只有1，cost表示加法器代价。
26.进一步地，所述优化的rag-n算法还包括：增加新系数，并采用遍历s1至s6的方法从增加的新系数中挑选出最优的系数。
27.本技术的有益效果为：本技术提供的dct-viii变换类型的电路实现后，通过微调其输入模块和输出模块就可以实现dst-vii变换类型的电路，提高了电路的复用率，节省了资源。dct-ii类型的变换电路中的sau模块通过不同尺寸的sau级联而成，也使用了较小的电路面积，这大大提升了变换效率。而优化的rag-n算法，增加了新系数，并采用遍历的方法从增加的新系数中挑选出最优的系数，以达到减少加法器数量的目的。总之，本技术提供的基于优化的rag-n算法设计的几种变换电路，电路面积较小，资源消耗较少，且具有通用性，
可以轻易地移植到各种编码协议中。
附图说明
28.构成说明书的一部分的附图描述了本技术的实施例，并且连同描述一起用于解释本技术的原理。
29.参照附图，根据下面的详细描述，可以更加清楚地理解本技术，其中：
30.图1示出了本技术一示例性实施例的dct-viii/dst-vii变换类型的电路结构示意图；
31.图2示出了本技术一示例性实施例中sau模块内部电路结构示意图；
32.图3示出了本技术一示例性实施例中四个加法器组成电路和三个加法器组成电路示意图；
33.图4示出了本技术一示例性实施例中引入rag-n算法后电路优化比较示意图；
34.图5示出了本技术一示例性实施例的dct-ii类型的变换电路结构示意图；
35.图6示出了本技术一示例性实施例中dct-ii类型的变换电路中几种不同尺寸的sau结构示意图；
36.图7示出了本技术示例性实施例所提供的一种电子设备的结构示意图；
37.图8示出了本技术示例性实施例所提供的一种存储介质的示意图。
具体实施方式
38.以下，将参照附图来描述本技术的实施例。但是应该理解的是，这些描述只是示例性的，而并非要限制本技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本技术的概念。对于本领域技术人员来说显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述。
39.应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
40.现在，将参照附图更详细地描述根据本技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。附图并非是按比例绘制的，其中为了清楚表达的目的，可能放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
41.下面结合说明书附图1-8给出几个实施例来描述根据本技术的示例性实施方式。需要注意的是，下述应用场景仅是为了便于理解本技术的精神和原理而示出，本技术的实施方式在此方面不受任何限制。相反，本技术的实施方式可以应用于适用的任何场景。
42.实施例1：
43.本实施例提供了一种基于优化的rag-n算法的无乘法器变换电路，如图1所示，包括：
44.输入模块，用于根据预设数目的点变换输入数据，并将输入的数据传递给sau(加法移位单元)模块；
45.sau模块，与所述输入模块连接，用于计算输入的数据与预设系数的乘积，并将所述输入的数据与预设系数的乘积发送给加法树模块；
46.加法树模块，与所述sau模块连接，用于接收所述sau模块的输出结果，并对该输出结果基于变换矩阵进行选择和累加，得到变换结果；
47.输出模块，与所述加法树模块连接，用于输出所述变换结果。
48.具体地，如图2中的sau4，所述预设数目为四个，所述sau模块由五个加法器和四个移位器组成。
49.具体地，如图2中的sau8，所述预设数目为八个，所述sau模块由七个加法器和五个移位器组成。
50.具体地，如图2中的sau16，所述预设数目为十六个，所述sau模块由十三个加法器和六个移位器组成。
51.需要说明的是，这里实施的变换电路是dst-vii变换类型，4点的sau由5个加法器和4个移位器组成。作为可变换的实施方式，如果是dct-ii类型的变换电路，4点的sau则由4个加法器和4个移位器组成。
52.实施例2：
53.本实施例提供了一种优化的rag-n算法。n维约化加法器图算法的英文全称为n-dimensional reduced adder graph algorithm，简称为rag-n。rag-n算法常用来设计拥有最少加法器的无乘法器多常数乘法单元。举例来说：当输入为x，输出为{x,7x,16x,21x,33x}。一种无乘法多常数乘法单元如图3(a)所示，该模块使用了4个加法器。当我们使用rag-n算法对该模块进行优化，则只需要3个加法器，如图3(a)所示。其中，圆形表加法器，矩形表移位器，圆形里是减号时也看做是加法器，即默认将减法器当做加法器。基于rag-n算法实现的电路相比一般实现可以减少一个加法器的电路面积。
54.本实施例中所述优化的rag-n算法，执行步骤如下：
55.s1、将所有系数通过除以2或-2的操作得到对应的正奇数，其结果存入incomplete集合；
56.s2、查表得到所有单个系数的最优代价；
57.s3、去掉incomplete集合中代价为零的系数以及重复的系数；
58.s4、将incomplete集合中cost＝1的系数移除并存入graph集合；
59.s5、计算在有限字长范围内graph集合元素能产生的所有cost＝0的正整数，存入cost0集合，然后进行两两相加或减，如果得到了incomplete集合中的某一个系数，则将该系数从incomplete集合移除存入graph集合；
60.s6、重复s5，直到没有系数添加到graph集合；
61.其中，incomplete集合初始为空，graph集合初始元素只有1，cost表示加法器代价。
62.在上述步骤中，如果incomplete集合为空，即所有的系数都已经被综合，则算法结
束。上述的步骤属于算法的最优部分，除此之外还有启发部分s7搜索两种distance＝2的情况。如果有系数没有在最优部分被综合，则是因为已有节点只通过一个加法器得不到该系数，表明该系数与现有节点的加法距离大于等于2，即distance≥2，首先搜索两种distance＝2的情况：一是该系数和已有节点值的差值是否存在cost＝1的数；二是该系数和任意两个节点值的差值是否存在cost＝0的数。以上两种情况都可以通过增加两个加法器得到该系数。
63.重复执行s6和s7，直到没有系数再被综合。如果达到这一步，说明存在与已有节点distance》2的系数或是s7中没有被搜索到distance＝2的情况，这时需要加入一些节点来增大搜索范围。直到所有的系数都被综合，如果所有的系数都能在最优部分被综合，则得到的结果可以保证总的加法器个数是最少的，否则，剩下的系数将在启发部分被综合，不能保证结果最优。启发部分计算量大、计算时间长且具有随意性。
64.因此进一步地，所述优化的rag-n算法还包括：增加新系数，并采用遍历s1至s6的方法从增加的新系数中挑选出最优的系数。在原始系数集合种增添一些额外的系数，这些系数满足：cost＝1，即能够通过1个加法器得到，增加的额外系数值不超过17，增加的额外系数个数不超过2个。具体而言，给出满足以上两个条件的系数列表{3，5，6，7，9，10，14，15，17}，我们通过遍历从中选择出最好的额外系数值，以系数{15，21，27，37，42}为例，原始rag-n算法的结果如图4左所示。通过对原始rag-n算法进行满足上述的遍历过程后，可知当把6添加到系列表中，可以使电路的资源最小。此时，系列列表更新为{6，15，21，27，37，42}。优化后的rag-n算法的结果如图4右所示。可以看出，相比原始rag-n算法，优化的rag-n算法可以节省一个加法器。
65.实施例3：
66.本实施例提供了一种基于优化的rag-n算法的无乘法器变换电路，包括：输入模块，用于根据预设数目的点变换输入数据，并将输入的数据传递给sau模块；sau模块，与所述输入模块连接，用于计算输入的数据与预设系数的乘积，并将所述输入的数据与预设系数的乘积发送给加法树模块；加法树模块，与所述sau模块连接，用于接收所述sau模块的输出结果，并对该输出结果基于变换矩阵进行选择和累加，得到变换结果；输出模块，与所述加法树模块连接，用于输出所述变换结果。
67.进一步地，所述输入模块还用于对输入的数据进行微调，所述输出模块还用于对变换结果进行微调，在所述输入模块对输入的数据进行微调时，所述输出模块对变换结果进行微调。
68.再进一步地，所述输入模块对输入的数据进行微调为将输入的数据按照相反的顺序传递给所述sau模块，所述输出模块对变换结果进行微调为将所述变换结果的奇数下标的结果进行取反，其中，下标从0开始。
69.dst-vii变换类型的电路和dct-viii变换类型的电路通过上述微调可以转换，换言之，dst-vii变换类型的电路和dct-viii变换类型的电路可复用相同的sau电路结构。两者的变换矩阵具有如下关系：
70.[0071][0072]
dct-viii偶数行值顺序从左到右依次颠倒，符号不变，dct-viii奇数行值从左到右依次颠倒，符号相反，可得到dst-vii的变换矩阵。其中，下标从0开始。从以上两点，结合一维变换的过程可知，如果已经设计好dct-viii的电路，则只需要对该电路的输入输出进行以下两个操作就能得到dst-vii的变换结果：将输入按照相反的顺序输入到dct-viii电路中，将dct-viii的输出结果在奇数位置上取反。则在不增加额外的计算资源的情况下，只需要对输入输出情况进行微调，就能够使用dct-viii的电路实现dst-vii的功能，提高了电路的复用率，降低了电路面积。
[0073]
再如图1所示的输入模块：对于dst-vii/dct-viii 4点变换，其输入数据的个数为4，4个残差数据{x0，x1，x2，x3}按照一定的顺序(dst-vii为正向输入，dct-viii为反向输入)输入进后续模块。
[0074]
sau模块是dst-vii/dct-viii电路结构中的重点。作用是为了输出输入的数据与相应系数的乘积。dst-vii和dct-viii两种变换类型复用相同的sau电路结构。以dst-vii 4点变换为例，sau-4的内部电路如图2所示，该电路由5个加法器和4个移位器组成。同样地，当8点变换时，sau-8的内部电路由7个加法器和5个移位器组成当16点变换时，sau-8的内部电路由13个加法器和6个移位器组成。
[0075]
加法树模块作用是将上一级不同的sau的输出结果进行选择和累加。该模块的输入即为上一级sau模块的所有输出结果，输出为累加后的数据。选择的方式根据一维变换的计算过程决定，如图1所示，以dst-vii 4点变换为例，第一个累加器的输入选择的是{15x0，27x1，37x2，42x3}，对应输入数据与变换矩阵第一行的乘累加结果。第二个累加器的输入选择的是{37x0，37x1，0，37x3}，对应输入数据与变换矩阵第二行的乘累加结果，依此类推，可以得到输入数据经过dst-vii 4点变换后所有的系数的绝对值。
[0076]
输出模块是对加法树模块的输出进行选择和微调后，得到dst-vii/dct-viii变换电路的最终结果。输入为加法树模块的4个输出，通过微调后得到4个最终的输出变换系数结果{y0，y1，y2，y3}。微调的规则为对于dst-vii变换，直接将加法树的结果作为最终结果进行输出，对于dct-viii，偶数下标结果不变，将奇数下标的结果进行取反后进行输出，其中下标从0开始。在输出模块进行微调时前提是输入模块对输入的数据也做微调，即将输入的数据按相反的顺序传递给加法树模块。
[0077]
实施例4：
[0078]
本实施例提供了一种基于优化的rag-n算法的无乘法器变换电路，如图5所示，所述电路包括顺次连接的：输入模块、sau模块、加法树模块和输出模块，所述sau模块由不同尺寸的sau级联而成，所述不同尺寸的sau接收所述输入模块传递的数据或接收级联中上一级sau输出的数据。
[0079]
上述电路为该dct-ii变换电路的结构，对于dct-ii电路的设计，不能直接使用dst-vii/dct-viii的设计方法，因为其变换矩阵不具备后者变换矩阵的特性。但是通过我们的探究，在对dct-ii使用了蝶形算法优化之后，其内部的计算电路仍然能够使用rag-n算法进行优化设计，因此本技术提供了最大支持64点尺寸，且兼容各种小尺寸(指尺寸小于
64)的统一变换架构，该架构能够极大地减小电路面积。
[0080]
该电路包含了5种尺寸的sau，具体地，如图6所示，所述不同尺寸的sau包括两点尺寸的sau、四点尺寸的sau、八点尺寸的sau、十六点尺寸的sau和三十二点尺寸的sau。不同尺寸的sau之间级联，每个sau的输入数据来源可以来自两部分，上一级输出或者整体模块的输入数据。
[0081]
下面以64点变换为例，简单介绍该电路架构的运行流程。首先，对64个输入数据进行奇偶分解(蝶形变换的基本计算规则)后，会得到两部分数据32个e(偶)数据和32个o(奇)数据。其中o数据会进入sau32得到32个最终的输出系数结果。e数据会继续进行奇偶分解，得到16个ee数据和16和eo数据。其中eo数据会进入到sau16中得到16个最终变换系数结果。ee数据会继续进行奇偶分解。依此类推，得到最终的64个变换系数结果。
[0082]
再以32点变换为例，说明sau模块的数据来源的不同。
[0083]
对于32点变换，一共只有32个数据。对32个输入的数据进行奇偶分解，得到16个e数据和16个o数据，其中o数据进入sau16中得到最终的输出系数结果，e数据继续进行奇偶分解和后续操作。此时，sau16的数据来源不再是上一级，而是从输入数据中获得。值得注意的是整体架构中的sau32的输入数据置0，输出为0，即该sau单元的数据无效。
[0084]
本技术提供的dct-viii变换类型的电路实现后，通过微调其输入模块和输出模块就可以实现dst-vii变换类型的电路，提高了电路的复用率，节省了资源。dct-ii类型的变换电路中的sau模块通过不同尺寸的sau级联而成，也使用了较小的电路面积，这大大提升了变换效率。而优化的rag-n算法，增加了新系数，并采用遍历的方法从增加的新系数中挑选出最优的系数，以达到减少加法器数量的目的。总之，本技术提供的基于优化的rag-n算法设计的几种变换电路，电路面积较小，资源消耗较少，且具有通用性，可以轻易地移植到各种编码协议中。
[0085]
下面请参考图7，其示出了本技术的一些实施方式所提供的一种电子设备的示意图。如图7所示，所述电子设备2包括：处理器200，存储器201，总线202和通信接口203，所述处理器200、通信接口203和存储器201通过总线202连接；所述存储器201中存储有可在所述处理器200上运行的计算机程序，所述处理器200运行所述计算机程序时执行本技术前述任一实施方式中的优化的rag-n算法。
[0086]
其中，存储器201可能包含高速随机存取存储器(ram：random access memory)，也可能还包括非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器。通过至少一个通信接口203(可以是有线或者无线)实现该系统网元与至少一个其他网元之间的通信连接，可以使用互联网、广域网、本地网、城域网等。
[0087]
总线202可以是isa总线、pci总线或eisa总线等。所述总线可以分为地址总线、数据总线、控制总线等。其中，存储器201用于存储程序，所述处理器200在接收到执行指令后，执行所述程序，前述本技术实施例任一实施方式揭示的所述开放式大数据处理方法可以应用于处理器200中，或者由处理器200实现。
[0088]
处理器200可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器200中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器200可以是通用处理器，包括中央处理器(central processing unit，简称cpu)、网络处理器(network processor，简称np)等；还可以是数字信号处理器(dsp)、专用
集成电路(asic)、现成可编程门阵列(fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本技术实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本技术实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器201，处理器200读取存储器201中的信息，结合其硬件完成上述优化的rag-n算法的步骤。
[0089]
本技术实施方式还提供一种计算机可读存储介质，请参考图8，图8示出的计算机可读存储介质为光盘30，其上存储有计算机程序(即程序产品)，所述计算机程序在被处理器运行时，会执行前述任意实施方式所提供的开放式大数据处理方法。另外，所述计算机可读存储介质的例子还可以包括，但不限于相变内存(pram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、其他类型的随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、快闪记忆体或其他光学、磁性存储介质，在此不再一一赘述。
[0090]
本技术的上述实施例提供的计算机可读存储介质与本技术实施例提供的空分复用光网络中量子密钥分发信道分配方法出于相同的发明构思，具有与其存储的应用程序所采用、运行或实现的方法相同的有益效果。
[0091]
本技术实施方式还提供一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现优化的rag-n算法。
[0092]
需要说明的是：在此提供的算法和显示不与任何特定计算机、虚拟装置或者其它设备有固有相关。各种通用装置也可以与基于在此的示教一起使用。根据上面的描述，构造这类装置所要求的结构是显而易见的。此外，本技术也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本技术的内容，并且上面对特定语言所做的描述是为了披露本技术的最佳实施方式。
[0093]
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本技术的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
[0094]
类似地，应当理解，为了精简本技术并帮助理解各个发明方面中的一个或多个，在上面对本技术的示例性实施例的描述中，本技术的各个特征有时被一起分组到单个实施例、图或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本技术要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本技术的单独实施例。
[0095]
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任
何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
[0096]
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本技术的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
[0097]
本技术的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(dsp)来实现根据本技术实施例的虚拟机的创建装置中的一些或者全部部件的一些或者全部功能。本技术还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本技术的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
[0098]
以上所述，仅为本技术较佳的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。