半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2020年9月11日提交的日本专利申请no.2020-152505的优先权，其内容在此通过引用并入本技术。


背景技术：

3.本发明涉及一种半导体器件，例如，一种有效地适用于具有(多个)贯通过孔的半导体器件的技术。
4.非专利文件1(kobe steel技术报告/第52卷第2期(2002年9月))公开了一种与等离子体充电相关的技术。


技术实现要素：

5.用于人工智能和数据中心的半导体器件安装诸如大规模乘积和运算电路的神经网络，并且需要实时处理大量数据。也就是说，在用于人工智能和数据中心的半导体器件中，由于需要保存和更新大量图像数据以及高速保存和更新大容量神经网络的权重数据，需要安装宽带、大容量的存储器设备并且降低功耗。因此，正在研究其中诸如宽带存储器的半导体芯片经由(多个)贯通过孔被三维层叠的半导体器件。
6.然而，当用于层叠半导体芯片的贯通过孔形成在半导体芯片上时，由于等离子体充电而引起的贯通过孔的破坏已经成为一个问题。贯通过孔的这种破坏的发生带来半导体芯片的缺陷，导致半导体器件的可靠性降低和其制造良率降低。因此，为了提高半导体器件的可靠性和制造良率，期望抑制由于等离子体充电而引起的贯通过孔的破坏。
7.在一个实施例中，在非晶体管区域中形成的多个贯通过孔中的一些贯通过孔是具有浮置电势的贯通过孔。
8.根据一个实施例，可以提高半导体器件的可靠性。
附图说明
9.图1是示出了半导体器件的示意性配置的平面图；
10.图2是沿图1的线a-a截取的截面图；
11.图3是用于说明其中通过在形成贯通孔中生成的等离子体充电而发生贯通过孔的破坏的机制的示例的图；
12.图4是示出了其中已发生介电击穿的贯通孔的照片；
13.图5是示意性地示出了其中在贯通过孔中发生短路故障的状态的图；
14.图6是用于说明相关技术的图；
15.图7是示意性地示出了“有源过孔”和“浮置过孔”的图；
16.图8是用于说明其中“浮置过孔”与“有源过孔”相比更容易引起由于等离子体充电而导致的介电击穿的定性机制的图；
17.图9是用于说明在其处发生等离子体的空间不均匀性的部分的图；
18.图10是示意性地示出了在基部芯片上形成的晶体管区域与非晶体管区域之间的边界区域的附近的图；
19.图11是沿图10的线a-a截取的截面图；
20.图12是示意性地示出了在基部芯片上形成的晶体管区域与非晶体管区域之间的边界区域的附近的图；
21.图13是沿图12的线a-a截取的截面图；
22.图14是用于说明根据被布置在边界线的凸出部分中的浮置过孔而容易发生介电击穿的原因的图；
23.图15是示意性地示出了在基部芯片上形成的第一晶体管区域与非晶体管区域之间的第一边界区域的附近和在基部芯片上形成的第二晶体管区域与非晶体管区域之间的第二边界区域的附近的图；
24.图16是沿图15的线a-a截取的截面图；以及
25.图17是用于说明应用示例中的设计的图。
具体实施方式
26.在以下描述的实施例中，为了方便起见，当需要时将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例不是彼此不相关的，并且一个部分或实施例涉及作为其修改示例、细节或补充说明的另一部分或实施例的全部或部分。
27.另外，在以下描述的实施例中，当提及要素的数目(包括件、值、量、范围等的数目)时，要素的数目不限于特定数目，除非另有说明或除了数目原则上明显限于特定数目的情况，并且比特定数目更大或更小的数目也适用。
28.此外，在以下描述的实施例中，不用说，组件(包括要素步骤)并不总是必不可少的，除非另有说明或除了组件原则上明显是必不可少的情况。
29.类似地，在下述实施例中，当提到组件的形状、其位置关系等时，其中包括基本近似和类似的形状等，除非另有说明或除了可以想到其原则上明显被排除在外的情况。这样同样适用于上述数值和范围。
30.在用于描述实施例的整个附图中，具有相同功能的组件由相同的附图标记表示，并且将省略其重复描述。顺便提及，在以下实施例中使用的附图中，即使在平面图中也使用剖面线以使附图易于查看。
31.(半导体器件的配置)
32.本实施例的技术思想适用于例如半导体器件，该半导体器件安装由逻辑ic构成的中央处理单元(cpu)并且也与用于人工智能或数据中心的半导体器件类似地安装宽带、大容量的存储器设备。
33.图1是示出了半导体器件的示意性配置的平面图。
34.在图1中，半导体器件1例如具有矩形形状的布线衬底10。安装在布线衬底10上的是：半导体芯片11，其中形成有由逻辑ic组成的中央处理单元；以及层叠芯片结构12，其中三维层叠有多个存储器芯片。该半导体器件1将作为用于下一代网络系统和人工智能/数据中心加速器的高性能存储器产品被投入实际使用。
35.图2是沿图1的线a-a截取的截面图。
36.专注于图2中的层叠芯片结构12，层叠芯片结构12包括：被布置在最下层中的基部芯片13；以及被层叠并且被布置在基部芯片13上的多个存储器芯片14。这样的半导体器件1具有层叠芯片结构12以实现大容量存储器设备。然后，构成层叠芯片结构12的相应芯片经由贯通过孔tsv电连接。也就是说，贯通过孔tsv形成在层叠芯片结构12的每个芯片上，并且在相应芯片上形成的电路经由贯通过孔tsv电连接。因此，根据半导体器件1，三维存储器设备通过层叠芯片结构12来实现。根据具有这样的层叠芯片结构12的半导体器件1，所获取的优势是，能够安装大容量存储器设备，而不增加半导体器件1的平面尺寸。
37.在被布置在层叠芯片结构12的最下层上的基部芯片13中形成的是：在基部芯片13本身上形成的集成电路；用于向该集成电路提供第一电力供应电势的第一电力供应布线；以及不仅向用于提供接地电势的接地布线而且向在层叠存储器芯片14上形成的集成电路提供第二电力供应电势的第二电力供应布线。这是因为，基部芯片13被布置在层叠芯片结构12的最下层上，使得第二电力供应电势经由基部芯片13被提供给布置在过孔上方的存储器芯片14。也就是说，在基部芯片13上形成的第二电力供应布线连接到在基部芯片13上形成的贯通过孔tsv，并且第二电力供应电势经由贯通过孔tsv被提供给在存储器芯片14上形成的集成电路。此外，贯通过孔tsv也形成在存储器芯片14中，并且多个存储器芯片14之间经由贯通过孔tsv进行电连接。因此，用于电连接构成层叠芯片结构12的相应芯片，贯通过孔tsv是必不可少的，并且从提高包括层叠芯片结构12的半导体器件1的可靠性的观点来看，提高贯通过孔tsv的可靠性是非常重要的。
38.特别地，从提高半导体器件1的制造良率的观点来看，重要的是提高在基部芯片13中形成的贯通过孔tsv的可靠性。这是因为，在半导体器件1中，层叠芯片结构12是通过将多个存储器芯片14安装在基部芯片13上来制造的。因此，如果基部芯片13的制造良率降低，则安装在作为缺陷产品的基部芯片13上的多个无缺陷存储器芯片14也被浪费，并且因此导致制造成本的显著增加。
39.由此，将描述关于贯通过孔tsv的技术思想，其中特别关注基部芯片13。然而，本实施例中的技术思想不限于在基部芯片13中形成的贯通过孔tsv，并且也可以广泛应用于例如在存储器芯片14上形成的贯通过孔tsv。
40.(影响贯通过孔的可靠性的改进空间)
41.接下来，存在影响贯通过孔的可靠性的改进空间。特别地，通过关注在形成(多个)贯通孔中发生的等离子体充电，作为影响贯通过孔的可靠性的现象，通过关注在形成(多个)贯通孔中发生的等离子体充电，将描述在形成贯通孔中变得明显的改进空间。
42.图3是用于说明其中通过在形成贯通孔中生成的等离子体充电而破坏贯通过孔的机制的示例的图。顺便提及，在本说明书中，其中导电材料被嵌入在贯通孔中的最终状态称为“贯通过孔”，并且与“贯通孔”分开使用。
43.在图3中，例如，在由硅制成的衬底100的正表面侧(图3的下部)上形成的是扩散层101和要作为层间绝缘层的氧化硅膜102。同时，在衬底100的背表面侧(图3的上部)上形成的是氮化硅膜103。贯通孔op形成在这样的衬底100中。
44.该贯通孔op通过使用例如光刻技术和蚀刻技术来形成。具体地，在衬底100的背表面侧上施加抗蚀剂膜之后，对抗蚀剂膜进行曝光和显影处理以图案化抗蚀剂膜。然后，使用图案化的抗蚀剂膜作为掩膜来蚀刻衬底100。因此，在衬底100中形成贯通孔op。此后，去除
图案化的抗蚀剂膜。去除抗蚀剂膜的这个步骤称为灰化步骤。
45.这里，例如，如图3所示，当贯通孔op的纵横比较高时，由于电子与离子(正离子)之间的空间动量的差异，并且电子到贯通孔op中的流入受阻，电子很可能粘附到贯通孔op的上边缘。同时，正离子和自由基被选择性地累积在贯通孔op的底部表面和侧表面上。特别地，在去除抗蚀剂膜的灰化步骤中，由于产物(聚合物)重新附接到贯通孔op的内壁，正离子和自由基很容易被捕获在内壁上，产物是通过抗蚀剂膜的分解而生成的。结果，贯通孔op周围的电子和离子的平衡状态被破坏，并且诱发等离子体充电。这种现象称为“电子遮蔽效应”。
46.当这种“电子遮蔽效应”发生时，在贯通孔op内累积的正离子与粘附到贯通孔op的上边缘的电子之间生成高电场(参见图3中的箭头)。然后，由于等离子体充电而引起的高电场，在贯通孔op的内壁中发生介电击穿。例如，图4a和图4b是各自示出了其中由于等离子体充电而发生介电击穿的贯通孔的照片。
47.然后，当通过在其中已经引起介电击穿的贯通孔op内部嵌入导电材料来形成贯通过孔时，在已经发生介电击穿的地方发生短路故障。
48.具体地，图5是示意性地示出了在贯通过孔中发生短路故障的状态的图。
49.图5示出了在基部芯片上形成的电力供应布线vddm1和接地布线vss1、以及在被安装在基部芯片上的存储器芯片上形成的电力供应布线vddm2和接地布线vss2。
50.在基部芯片上形成的电力供应布线vddm1是用于向在存储器芯片上形成的电路提供第二电力供应电势的布线，并且经由贯通过孔tsv1电连接到在存储器芯片上形成的电力供应布线vddm2。
51.此外，在基部芯片上形成的接地布线vss1是用于提供接地电势的布线，并且经由贯通过孔tsv2电连接到在存储器芯片上形成的接地布线vss2。
52.顺便提及，除了电力供应布线vddm1和接地布线vss1，在基部芯片上形成的是向在基部芯片本身中(上)形成的电路提供与第二电力供应电势不同的第一电力供应电势的电力供应布线vddl。
53.在图5中，例如，假定在将在基部芯片上形成的电力供应布线vddm1与在存储器芯片上形成的电力供应布线vddm2进行连接的贯通过孔tsv1中发生由于等离子体充电而引起的介电击穿。在这种情况下，短路故障发生在介电击穿发生的地方(位置)、以及在贯通过孔tsv1周围的衬底(接地电势)与施加到贯通过孔tsv1的内部导体的第二电力供应电势之间。结果，在存储器芯片上形成的电路可能被破坏。
54.同时，例如，假定在将在基部芯片上形成的接地布线vss1和在存储器芯片上形成的接地布线vss2进行连接的贯通过孔tsv2中发生由于等离子体充电而引起的介电击穿。在这种情况下，贯通过孔tsv2周围的衬底(接地电势)和贯通过孔tsv2的内部导体导致在介电击穿发生的地方导通。但是，由于贯通过孔tsv2周围的衬底的电势和贯通过孔tsv2的内部导体的电势均为接地电势，因此不会发生短路故障。
55.因此，在施加有接地电势的贯通过孔tsv2中，即使在形成贯通孔op中发生介电击穿，在发生介电击穿的地方也不会发生短路故障。相反，在施加有与接地电势不同的电势的贯通过孔tsv1中，如果在形成贯通孔op中发生介电击穿，则在贯通过孔tsv2周围的衬底(接地电势)与被施加到贯通过孔tsv2的内部导体的电势之间发生短路故障。由此，可以理解，
特别需要抑制被施加有与接地电势不同的电势的贯通过孔tsv2中的介电击穿。
56.如上所述，例如，当在形成贯通孔中发生等离子体充电时，通过“电子遮蔽效应”在贯通孔的内壁上发生介电击穿，并且因此，可能经由其中嵌入有内部导体的贯通过孔而在贯通孔中发生短路故障。由此，例如，为了提高基部芯片的制造良率，需要提高贯通过孔的可靠性。具体地，重要的是防止在基部芯片中形成的贯通过孔的介电击穿。在这点上，为了减少由于等离子体充电而引起的贯通过孔的介电击穿，存在以下描述的相关技术。
57.(相关技术说明)
58.本说明书中提及的“相关技术”不是已知技术，而是本发明的发明人发现的具有问题的技术，并且是作为本发明的前提的技术。
59.图6是用于说明相关技术的图。
60.在图6中，保护电路pc被设置在电力供应布线vddm1与接地布线vss1之间，该电力供应布线vddm1和接地布线vss1形成在基部芯片上。该保护电路pc具有泄漏在形成贯通孔op中生成的电荷累积的功能。结果，在具有保护电路pc的相关技术中，可以抑制贯通孔op中的等离子体充电，从而可以防止贯通孔op中的介电击穿。根据相关技术，这使得可以抑制由于等离子体充电而引起的贯通过孔tsv1的短路故障。
61.(相关技术的改进空间)
62.然而，如果保护电路pc被安装在基部芯片上，则基部芯片的芯片面积增加。特别地，安装在基部芯片上的保护电路pc是与在存储器芯片上形成的电路中所使用的存储器芯片专用的电力供应相关的保护电路。也就是说，如图6所示，提供保护电路pc以防止被连接到电力供应布线vddm1的贯通过孔tsv1中的短路故障，该电力供应布线vddm1向存储器芯片提供第二电力供应电势。这表示，必须在基部芯片上形成额外的保护电路pc，该额外的保护电路pc最初不旨在保护在基部芯片上形成的(多个)电路本身。也就是说，根据相关技术，必须提供与基部芯片没有直接相关的保护电路pc，使得基部芯片的芯片面积的增加变得明显。这是相关技术中存在的改进空间。
63.同时，如果在基部芯片上没有设置保护电路pc，则由于等离子体充电而引起的贯通过孔tsv1的短路故障变得明显。
64.因此，在本实施例中，在没有设置保护电路pc的情况下，提供了一种设计(发明)以防止被连接到电力供应布线vddm1的贯通过孔tsv1中的短路故障，该电力供应布线vddm1向存储器芯片提供第二电力供应电势。在下文中，将描述已经提供有该设计的本实施例中的技术思想。
65.(实施例中的基本思想)
66.该实施例中的基本思想是通过有意地提供由于等离子体充电而引起介电击穿的贯通过孔来保护被连接到(多个)电路的其他贯通过孔免于介电击穿。也就是说，本实施例中的基本思想是通过有意地提供即使发生介电击穿也不引起短路故障的贯通过孔并且通过在这些贯通过孔中导致由于等离子体充电而引起的介电击穿来防止被连接到电路的其他贯通过孔的介电击穿的基本思想。根据该基本思想，即使发生等离子体充电，介电击穿在被连接到电路的贯通过孔中也被抑制，并且因此，防止了被连接到电路的贯通过孔中的短路故障。根据该基本思想，这使得可以提高包括贯通过孔的半导体器件的可靠性。
67.具体地，在该基本思想中，除了被连接到电路的贯通过孔，还有意地提供有未被连
接到电路并且具有浮置电势的贯通过孔，并且介电击穿是由具有浮置电势的贯通过孔而引起的。因此，在该基本思想中，由于具有浮置电势的贯通过孔中的有意介电击穿，发生电子和正离子的键合。这表示，消除了电荷不平衡并且减轻了引起介电击穿的高电场，从而能够保护被连接到电路的其他贯通过孔免于介电击穿。这样，即使在未被连接到电路的具有浮置电势的贯通过孔中发生介电击穿，电路中也不会发生短路故障，并且因此，可以保护在半导体器件中形成的电路。例如，即使在具有浮置电势的贯通过孔中发生介电击穿，具有浮置电势的贯通过孔也仅与贯通过孔周围的衬底(接地电势)电连接，因此不会在与接地电势不同的电势与接地电势之间产生短路故障。因此，根据本实施例中的基本思想，可以有效地抑制在半导体器件中形成的电路的短路故障，无需如在上述相关技术中设置保护电路。换言之，该基本思想可以说是极好的技术思想，因为可以在不增加基部芯片的芯片尺寸的情况下抑制由贯通过孔的介电击穿而引起的短路故障。
68.这里，将描述本说明书中的贯通过孔的定义。
69.首先，本说明书中的贯通过孔分为“有源过孔”、“大过孔(grand via)”和“浮置过孔”。“有源过孔”是指在半导体器件的完成状态下连接到电路的过孔，并且用作通用术语，包括例如被配置为施加电力供应电势的贯通过孔或被配置为施加接地电势的过孔。然而，在半导体器件的未完成状态下，即使贯通过孔具有浮置电势并且在半导体器件的完成状态下连接到电路，它也被包括在“有源过孔”中。特别地，“有源过孔”中被配置为使得接地电势被施加的一些过孔被称为“接地过孔”。
70.同时，“浮置过孔”是指即使在半导体器件的完成状态下也不连接到电路并且被配置为具有浮置电势的贯通过孔。此外，由于“浮置过孔”中发生介电击穿，因此与“浮置过孔”周围的衬底(接地电势)导电的“浮置过孔”称为“损坏过孔”，并且区别于“接地过孔”。
71.如果基于上述定义来重新表述本实施例中的基本思想，则本实施例中的基本思想可以说是如下思想：其中，通过有意地提供导致由于等离子充电而引起的介电击穿的“浮置过孔”，连接到电路的其他“有源过孔”受到保护以免于介电击穿。然后，在采用本实施例的基本思想的半导体器件中，“浮置过孔”和“损坏过孔”中的至少一者被包括在多个贯通过孔中。也就是说，在体现有该基本思想的半导体器件中，实现了以下中的任一方面：所有“浮置过孔”都被介电击穿并且成为“损坏过孔”的方面；“浮置过孔”中的一些被介电击穿并且“浮置过孔”和“损坏过孔”共存的方面；以及所有“浮置过孔”保留而不会引起介电击穿的方面。
72.在下文中，将参考附图说明本实施例中的基本思想。
73.图7是示意性地示出了“有源过孔”和“浮置过孔”的示意图。
74.在图7中，在基部芯片上形成的电力供应布线vddm1和在存储器芯片上形成的电力供应布线vddm2通过贯通过孔tsv1连接。此时，由于在存储器芯片上形成的电力供应布线vddm2具有向在存储器芯片上形成的集成电路(存储器电路等)提供第二电力供应电势的功能，所以电力供应布线vddm2引出以连接到电路。因此，连接电力供应布线vddm1和电力供应布线vddm2的贯通过孔tsv1也连接到电路。因此，连接电力供应布线vddm1和电力供应布线vddm2的贯通过孔tsv1成为“有源过孔”。类似地，在基部芯片上形成的接地布线vss1和在存储器芯片上形成的接地布线vss2通过贯通过孔tsv2连接。由于接地布线vss1和接地布线vss2各自具有向集成电路提供接地电势的功能，所以连接接地布线vss1和接地布线vss2的贯通过孔tsv2也连接到电路。因此，贯通过孔tsv2成为“有源过孔”，并且特别地，由于接地
电势被施加，因此贯通过孔tsv2成为在“有源过孔”之中的“接地过孔”。
75.同时，在图7中，贯通过孔tsv3未形成在(在基部芯片上形成的)存储器芯片或电路中并且具有浮置电势，并且因此成为“浮置过孔”。这里，本实施例中的基本思想是提供有意地引起介电击穿的“浮置过孔”以保护“有源过孔”免于由于等离子体充电而引起的介电击穿。然而，为了体现该思想，“浮置过孔”需要比“有源过孔”更容易被介电击穿。
76.在这方面，为了使“浮置过孔”比“有源过孔”更容易击穿，重要的是，“浮置过孔”除了半导体器件的未完成状态之外在半导体器件的完成状态下也不连接到电路，并且具有浮置电势。换言之，因为具有浮置电势，“浮置过孔”比“有源过孔”更容易被介电击穿。
77.下面将解释“浮置过孔”比“有源过孔”更容易导致由于等离子体充电而引起的介电击穿的定性机制。
78.图8是用于说明“浮置过孔”比“有源过孔”更容易导致由于等离子体充电而引起的介电击穿的定性机制的图。
79.图8示出了有源过孔av的贯通孔op1和浮置过孔fv的贯通孔op2。这里，有源过孔av电连接到电路，因此导致连接到长延伸的布线wl，例如，如图8所示。同时，浮置过孔fv未电连接到电路，因此未连接到长延伸的布线。由于该差异，浮置过孔fv的贯通孔op2比有源过孔av的贯通孔op1更容易介电击穿。
80.例如，如图8所示，在形成有源过孔av的贯通孔op1中，由于“电子遮蔽效应”，正离子累积在贯通孔op1的内壁上。然而，有源过孔av的贯通孔op1连接到长延伸的布线wl，使得正离子不会集中于贯通孔op1的内壁并且也扩散到布线wl。因此，在有源过孔av的贯通孔op1的内壁中累积的正离子的密度变小。这表示，在贯通孔op1内部不太可能生成高电场，从而在有源过孔av的贯通孔op1中不太可能发生由于等离子体充电而引起的介电击穿。
81.相比之下，由于“电子遮蔽效应”，正离子也累积在浮置过孔fv的内壁上。这里，浮置过孔fv的贯通孔op2未电连接到电路。也就是说，浮置过孔fv的贯通孔op2延伸较长或未连接到布线。由此，在浮置过孔fv的贯通孔op2的内壁中累积的正离子无法扩散，而停留在贯通孔op2的内壁上。因此，浮置过孔fv的贯通孔op2中的正离子密度增加(变高)。这表示，在贯通孔op2内部容易生成高电场，使得浮置过孔fv的贯通孔op2中容易发生由于等离子体充电而引起的介电击穿。通过上述定性机制，与在有源过孔av的贯通孔op1中相比，在浮置过孔fv的贯通孔op2中更可能发生由于等离子体充电而引起的介电击穿。
82.以这种方式，根据本实施例中的基本思想，有意地提供导致由于等离子充电而引起的介电击穿的“浮置过孔”可以保护被连接到电路的其他“有源过孔”免于介电击穿。
83.特别地，该基本思想中所提供的“浮置过孔”具有两个重要的技术意义。也就是说，第一技术意义是，“浮置过孔”未连接到用于与电路连接的布线，以具有浮置电势，并且因此，“浮置过孔”与“有源过孔”的电场密度相比具有更高的电场密度，这导致比“有源过孔”更容易介电击穿。第二技术意义是，即使“浮置过孔”中发生介电击穿，也不会发生不同电势之间的短路故障。
84.在该基本思想中，鉴于“浮置过孔”所具有的这两个技术意义，“浮置过孔”是为有意介电击穿而设置的，并且在介电击穿之后可能造成短路故障的“有源过孔”受到保护。根据该基本思想，这使得可以保护在半导体器件中形成的电路免于由于等离子体充电而引起的短路故障，并且因此，可以提高半导体器件的可靠性。
85.(本发明人的新发现)
86.接下来，将描述本发明人的新发现。
87.等离子体充电的原因之一是“电子遮蔽效应”，并且作为另一原因，已知等离子体的空间不均匀性。然而，目前还没有研究等离子体的空间不均匀性在哪里明显。关于这一点，经过潜心研究，本发明人已经对等离子体的空间不均匀性做出如下新发现，并其将对其进行说明。
88.图9是用于说明发生等离子体的空间不均匀性的地方的图。
89.例如，图9示出了基部芯片的区域的部分的放大平面图。在图9中，晶体管区域tr是例如其中形成有包括场效应晶体管的集成电路的区域。具体地，在晶体管区域tr中形成有用作场效应晶体管的源极区域和漏极区域的有源扩散层。
90.同时，非晶体管区域ntr是例如其中没有形成包括场效应晶体管的集成电路的区域。在该非晶体管区域ntr中，由于没有形成场效应晶体管，因此不需要形成用作源极区域和漏极区域的有源扩散层，但是从提高整个基部芯片的微细加工精度的观点来看，扩散层也形成在非晶体管区域ntr中。然而，在非晶体管区域ntr中形成的扩散层不用作源极区域和漏极区域，因此它被称为无源扩散层。此外，多个贯通过孔tsv形成在非晶体管区域ntr中。
91.本发明人新发现，在晶体管区域tr与非晶体管区域ntr之间的边界区域br中，等离子体的空间不均匀性变得明显，如图9所示。例如，在晶体管区域tr中形成的有源扩散层的布置密度不同于在非晶体管区域ntr中形成的无源扩散层的布置密度，并且在晶体管区域tr中没有形成贯通过孔tsv。由此，扩散层的布置密度和贯通过孔tsv的布置密度在晶体管区域tr和非晶体管区域ntr中是不同的。因此，本发明人新发现，通过扩散层的布置密度与贯通过孔tsv的布置密度之间的差异，在晶体管区域tr中累积的等离子体电荷密度和在非晶体管区域ntr中累积的等离子体电荷密度之间出现不均匀性。也就是说，在晶体管区域tr与非晶体管区域ntr之间的边界区域br中，由于扩散层的布置密度与贯通过孔tsv的布置密度之间的差异而导致的等离子体的空间非均匀性变得明显。因此，基于等离子体的空间非均匀性，在边界区域br中生成高电场。因此，被布置在最靠近边界区域br的地方(位置)的贯通过孔tsv不仅由于“电子遮蔽效应”而且由于等离子体的空间不均匀性而容易引起介电击穿的发生。
92.通过将这些发现与本实施例中的基本思想相结合，已经实现了以下具体方面，并且随后将描述这些具体方面。
93.(第一具体方面)
94.图10是示意性地示出了在基部芯片上形成的晶体管区域tr与非晶体管区域ntr之间的边界区域的附近的图。基部芯片是例如在具有其中层叠有多个半导体芯片的层叠结构的半导体器件中被布置在构成层叠结构的多个半导体芯片之中的最下层中的半导体芯片。如图10所示，在这样的基部芯片中存在其中形成有场效应晶体管的晶体管区域tr和其中没有形成场效应晶体管的非晶体管区域ntr。然后，如图10所示，在晶体管区域tr中没有形成贯通过孔，而在非晶体管区域ntr中形成有多个贯通过孔tsv。这里，在非晶体管区域ntr中形成的多个贯通过孔tsv中存在有源过孔av和浮置过孔fv。此时，在平面图中被布置在最靠近边界线bl的地方的贯通过孔tsv的至少部分变为浮置过孔fv，该边界线bl在晶体管区域
tr与非晶体管区域ntr之间。
95.接下来，图11是沿图10的线a-a截取的截面图。
96.如图11所示，在具有正表面200a和后表面200b的半导体衬底200的正表面侧，在晶体管区域tr和非晶体管区域ntr两者中形成有扩散层。在晶体管区域tr中形成的扩散层是用作场效应晶体管的源极区域和漏极区域的有源扩散层201。同时，在非晶体管区域ntr中形成的扩散层是不用作源极区域和漏极区域的无源扩散层202。这里，在晶体管区域tr中形成的有源扩散层201的布置密度高于在非晶体管区域ntr中形成的无源扩散层202的布置密度。
97.有源扩散层201连接到第一层布线l1和第二层布线l2。在晶体管区域tr中，通过电连接场效应晶体管、第一层布线l1和第二层布线l2来配置集成电路。也就是说，集成电路导致被形成在晶体管区域tr中。同时，在非晶体管区域ntr中，形成有源过孔av和浮置过孔fv，并且有源过孔av连接到例如第一层布线l1和第二层布线l2。有源过孔av经由第一层布线l1和第二层布线l2电连接到在晶体管区域tr中形成的集成电路。相反，浮置过孔fv未电连接到第一层布线l1和第二层布线l2。也就是说，浮置过孔fv未连接到电路，并且具有浮置电势。
98.尽管未示出，例如，存储器芯片被安装在以这种方式配置的基部芯片上。因此，图11所示的有源过孔av电连接到存储器芯片。具体地，有源过孔av用作要被提供给在存储器芯片中形成的电路的电力供应路径。
99.在本实施例中，在基部芯片上没有形成保护电路，该保护电路被配置为抑制由于等离子体充电而引起的有源过孔av的破坏。这是因为，在本实施例中提供有具有抑制由于等离子体充电而引起的有源过孔av的破坏的功能的浮置过孔fv。特别地，浮置过孔fv被布置在与有源过孔av的位置相比更容易导致由于等离子体充电而引起的破坏的位置。具体地，如图11所示，在平面图中，多个浮置过孔fv中的至少一个被布置在最靠近边界线bl的地方，该边界线bl在晶体管区域tr与非晶体管区域ntr之间。
100.(第一具体方面的特征)
101.随后，将描述第一具体方面的特征点。
102.例如如图10和图11所示，第一具体方面的特征点在于，被布置在最靠近边界线bl的地方的多个贯通过孔tsv中的至少一个贯通过孔是浮置过孔fv，该边界线bl在晶体管区域tr与非晶体管区域ntr之间。根据第一具体方面，这使得可以保护在非晶体管区域ntr中形成的有源过孔av免于由于等离子体充电而引起的介电击穿。这是因为，在晶体管区域tr与非晶体管区域ntr之间的边界线bl附近，不仅“电子遮蔽效应”而且由于扩散层的布置密度与贯通过孔tsv的布置密度之间的差异而引起的等离子体的空间不均匀性都变得明显，并且因此，生成由于等离子体充电而引起的高电场。也就是说，由于比有源过孔av更容易引起击穿的浮置过孔fv被设置在最靠近边界线bl的地方，在该边界线bl处生成该高电场，可以有意地在浮置过孔fv中引起介电击穿，并且因此，可以防止其他有源过孔av处的电介电击穿。在这种情况下，即使浮置过孔fv引起介电击穿，浮置过孔fv未连接到任何电路，由此不会带来短路故障，从而可以保证半导体器件的可靠性。
103.由上可知，根据第一具体方面，在晶体管区域tr与非晶体管区域ntr之间的边界线bl附近设置有用于有意地引起介电击穿的浮置过孔fv，由于“电子击穿效应”和等离子体的
空间不均匀性而最容易在该边界线bl处生成最高电场，从而保护了在发生介电击穿时可能导致短路故障的有源过孔av。因此，根据第一具体方面，由于在即使发生介电击穿时也不担心短路故障的浮置过孔fv中引起有意介电击穿，因此可以保护在半导体器件中形成的(多个)电路免受由于等离子充电而引起的短路故障。也就是说，根据该具体方面，可以提高半导体器件的可靠性。
104.(第二具体方面)
105.接下来，将描述第二具体方面。
106.图12是示意性地示出了在基部芯片上形成的晶体管区域tr与非晶体管区域ntr之间的边界区域的附近的图。此外，图13是沿图12的线a-a截取的截面图。在图12中，在平面图中，晶体管区域tr与非晶体管区域ntr之间的边界线bl包括从非晶体管区域ntr朝向晶体管区域tr突出的凸出部分300，并且浮置过孔fv形成在凸出部分300中。
107.根据第二具体方面，这使得可以有意地在浮置过孔fv中引起介电击穿。其原因将在下面解释。
108.图14是用于说明被布置在边界线bl的凸出部分300中的浮置过孔fv容易引起介电击穿的原因的示意图。在图14中，基于等离子体的空间非均匀性的高电场从图14中的四个箭头所指示的方向被施加给被布置在边界线bl的凸出部分300中的浮置过孔fv。因此，被布置在边界线bl的凸出部分300中的浮置过孔fv比被布置在其他地方的贯通过孔tsv更容易引起介电击穿。由此，根据第二具体方面，由于被布置在边界线bl的凸出部分300中的浮置过孔fv被介电击穿的概率变高，因此可以有效地保护被布置在其他地方的有源过孔av免于由于等离子充电而引起的介电击穿。以这种方式，在第二具体方面，边界线bl的形状的设计创造了有效地生成高电场的(多个)地方，并且在该地方的浮置过孔fv的布置会引起具有高可能性的介电击穿。因此，根据第二具体方面，可以保护在半导体器件中形成的电路免于由于等离子体充电而引起的短路故障，这使得可以提高半导体器件的可靠性。
109.(第三具体方面)
110.随后，将描述第三具体方面。
111.图15示意性地示出了在基部芯片上形成的第一晶体管区域tr1与非晶体管区域ntr之间的第一边界区域的附近和第二晶体管区域tr2与非晶体管区域ntr之间的第二边界区域的附近。此外，图16是沿图15的线a-a截取的截面图。在图15中，在平面图中，第一晶体管区域tr1与非晶体管区域ntr之间的边界线bl1包括从非晶体管区域ntr朝向第一晶体管区域tr1突出的凸出部分300，并且浮置过孔fv形成在凸出部分300中。同时，第二晶体管区域tr2与非晶体管区域ntr之间的边界线bl2未设置有凸出部分。然后，除了浮置过孔fv，有源过孔av和有源过孔av2被设置在非晶体管区域ntr中。有源过孔av是连接到电路但未电连接到保护电路的贯通过孔，该保护电路保护有源过孔av免于等离子体充电。相反，有源过孔av2是电连接到保护有源过孔av2免于等离子体充电的保护电路的贯通过孔。这里，连接到保护电路的有源过孔av2至少被布置在最靠近边界线bl2的地方，该边界线bl2在第二晶体管区域tr2与非晶体管区域ntr之间。例如，如图16所示，有源过孔av2经由第一层布线l1、第二层布线l2和第三层布线l3电连接到保护电路，该保护电路被包括集成电路中，该集成电路形成在晶体管区域tr1中。
112.根据以这种方式所配置的第三具体方面，可以获得以下优势。也就是说，如图15所
示，由于浮置过孔fv形成在其中生成由于等离子体充电而引起的高电场的边界线bl1的凸出部分300中，因此可以在浮置过孔fv处有意地引起介电击穿。由此，可以保护在非晶体管区域ntr中形成的有源过孔av免于介电击穿。进一步地，在第三具体方面，连接到保护电路的有源过孔av2被布置在其中生成由于等离子体充电而引起的高电场的靠近边界线bl2的区域中，使得即使在边界线bl2附近的区域中生成由于等离子体充电而引起的高电场，也可以防止有源过孔av2的介电击穿。
113.特别地，在第三具体方面，连接到保护电路的贯通过孔tsv不需要被设置在边界线bl1的附近和边界线bl2的附近，从而可以减少在基部芯片上形成的保护电路的数目。根据第三具体方面，这使得可以在不增加基部芯片的芯片尺寸的情况下保护贯通过孔tsv免于由于等离子体充电而引起的介电击穿(第一优势)。此外，在第三具体方面，凸出部分300不需要被设置在边界线bl1的附近和边界线bl2的附近，从而实现以下优势：可以确保晶体管区域(第一晶体管区域tr1和第二晶体管区域tr2)的占用面积，并且不需要提供多于必要的要被有意介电击穿的多个浮置过孔fv(第二优势)。因此，根据第三具体方面，通过使用被连接到浮置过孔fv的有源过孔av2和保护电路，可以获得上述第一优势和第二优势。
114.(应用示例)
115.在该实施例中，提供具有浮置电势的浮置过孔fv以有意地引起由于等离子体充电而引起的介电击穿。当发生介电击穿时，该浮置过孔fv导致通过其中发生介电击穿的地方而与接地电势的衬底导电，从而成为“损坏过孔”。
116.这里，“损坏过孔”本身不会导致集成电路中的短路故障，因此可以保持原样。然而，例如，可以想到，针对由于温度变化等引起的长期变化，从该“损坏过孔”开始的半导体器件的可靠性可能会降低。因此，在本应用示例中，将描述用于降低由于“损坏过孔”而引起的可靠性劣化的可能性的设计。
117.图17是用于说明应用示例中的设计的图。
118.在图17中，由于在浮置过孔中引起介电击穿而形成的损坏过孔dv连接到被提供有接地电势的重新布线(背表面布线)rdl。这带来了以下：损坏过孔dv中存在的(多个)介电击穿部分被修复并且被重新布线rdl覆盖。因此，根据应用示例，存在于损坏过孔dv中的介电击穿部分没有暴露，从而可以减小半导体器件的可靠性降低的可能性。
119.如上所述，虽然已经基于其实施例具体说明了本发明人做出的发明，但是本发明不限于该实施例，并且不用说，可以在不脱离其范围的情况下进行各种修改。