MOSFET器件的制作方法

mosfet器件
技术领域
1.本发明涉及一种半导体集成电路，特别是涉及一种mosfet器件。


背景技术：

2.mosfet器件因为其栅极是绝缘的，跟传统的bjt相比，其驱动更简单，被广泛的用于电源转换电路中。
3.如图1所示，是现有mosfet器件的剖面结构图；这里以n型mosfet器件为例进行说明，对于p型mosfet也有类似的结构，现有mosfet器件包括：
4.栅极导电材料层1，栅极导电材料层1通常采用多晶硅组成，故也通常称为多晶硅栅1。所述多晶硅栅1的厚度通常在之间。
5.多晶硅栅1和底部的半导体衬底之间隔离由栅介质层2，栅介质层2通常采用氧化层组成，栅介质层2的厚度决定了栅极的耐压，其耐压正比于栅介质层2的厚度。栅介质层2的厚度也决定了阈值电压，栅介质层2的厚度越厚，阈值电压越高。
6.由n 区组成的源区3和所述多晶硅栅1的侧面自对准。
7.源区3形成在p型体区5中，被所述多晶硅栅1所覆盖的所述体区5作为沟道区，故体区5也通常称为沟道区5，所述体区5的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。在现有mosfet中，所述体区5通常不需要采用光刻板进行定义，而是采用普注形成的。
8.p型重掺杂的体引出区4用于作为空穴的收集区，因为体引出区4的掺杂浓度很高，也可以很好的跟源接触孔9实现很好的欧姆接触。
9.n型掺杂的外延层6组成漂移区，漂移区通常是一层也可以是双层甚至是渐变的结构。通常器件的击穿电压越高，漂移区的掺杂浓度越低，漂移区的厚度也越厚。
10.抗jfet区8的作用是增加所述体区5之间多晶硅栅1底部的漂移区表面的掺杂浓度，其漂移区的掺杂浓度通常会增加10倍以上。
11.外延层6通常形成在高掺杂的半导体衬底7上，半导体衬底7的电阻率通常为1mω*cm附近。半导体衬底7的电阻率越低越好，半导体衬底7的厚度越薄越好，以降低衬底电阻。
12.正面金属层10会形成源极和栅极。
13.如图2所示，是现有mosfet器件的俯视面上的版图结构；在版图设计上，通常是采用条形的版图的设计，条件版图设计，结构简单，电容小，非常适合做小步进(pitch)和沟道密度高的场合，其中步进通常为多晶硅栅1的宽度和间距和。由图2可以看出，多晶硅栅1是一个长条，其左右两边是源接触孔9。源区3的左右两边跟源接触孔9有一定的重叠，这是为了保证即使工艺波动，源区3依然可以跟源接触孔9有很好的接触。源接触孔9在上下两个方向相对于源区3有一定的延伸。


技术实现要素：

14.本发明所要解决的技术问题是提供一种mosfet器件，能降低栅极电容，特别是能
降低栅源电容，从而能降低器件的开关损耗。
15.为解决上述技术问题，本发明提供的mosfet器件包括：第二导电类型掺杂的体区、第一导电类型重掺杂的源区和平面栅，所述体区形成于半导体衬底的选定区域中，所述源区形成于所述体区的选定区域中，所述平面栅由形成于所述半导体衬底上的选定区域表面上方的栅介质层和多晶硅栅叠加而成。
16.mosfet器件的版图结构中，所述多晶硅栅和所述体区都呈条形结构，所述多晶硅栅和所述体区的条形结构平行且交替排列；令所述多晶硅栅的条形结构的长度方向为y方向，x方向为和y方向垂直的方向。
17.在沿x方向上，两个相邻的所述体区的条形结构的中心线之间的区域组成一个周期单元结构，在一个所述周期单元结构中，所述多晶硅栅的条形结构的中心线和所述多晶硅栅第一侧的所述体区的条形结构的中心线之间的区域组成第一个半周期单元结构，所述多晶硅栅的条形结构的中心线和所述多晶硅栅第二侧的所述体区的条形结构的中心线之间的区域组成第二个半周期单元结构；所述第一个半周期单元结构中包括多个并联的第一原胞，所述第二个半周期单元结构中包括多个并联的第二原胞。
18.所述第一原胞包括含沟道区的第一子原胞和不含沟道区的第二子原胞，所述第一子原胞和所述第二子原胞沿y方向排列。
19.所述第一子原胞中，所述多晶硅栅和所述体区相交叠，所述沟道区由对应的被所述多晶硅栅表面覆盖的所述体区组成。
20.所述第二子原胞中，所述多晶硅栅和所述体区具有长度小于所述沟道区的长度的交叠区或不交叠，以减少所述mosfet器件的栅源电容。
21.所述源区呈沿x方向上的条形结构。
22.在y方向上，各呈条形结构的所述源区设置在所述第一子原胞中，在所述第二子原胞中未设置所述源区。
23.在所述第一子原胞中，所述源区和所述沟道区顶部对应的所述多晶硅栅的侧面自对准，在y方向上所述源区位于所述沟道区的宽度边的范围内，以避免所述源区延伸到所述第二子原胞中。
24.进一步的改进是，所述第二原胞包括含沟道区的第三子原胞和不含沟道区的第四子原胞，所述第三子原胞和所述第四子原胞沿y方向排列。
25.所述第三子原胞中，所述多晶硅栅和所述体区相交叠，所述沟道区由对应的被所述多晶硅栅表面覆盖的所述体区组成。
26.所述第四子原胞中，所述多晶硅栅和所述体区具有长度小于所述沟道区的长度的交叠区或不交叠，以减少所述mosfet器件的栅源电容。
27.进一步的改进是，沿所述多晶硅栅的条形结构的中心线，所述第一子原胞和所述第三子原胞呈对称结构，所述第二子原胞和所述第四子原胞呈对称结构。
28.进一步的改进是，在所述第一个半周期单元结构中，各所述第一子原胞和所述第二子原胞沿y方向交替排列。
29.进一步的改进是，所述多晶硅栅的条形结构中，所述第一子原胞处的所述多晶硅栅的边缘到中心线的间距大于所述第二子原胞处的所述多晶硅栅的边缘到中心线的间距。
30.进一步的改进是，所述体区的条形结构中，所述第一子原胞处的所述体区的边缘
到中心线的间距等于所述第二子原胞处的所述体区的边缘到中心线的间距。
31.进一步的改进是，所述体区的条形结构中，所述第一子原胞处的所述体区的边缘到中心线的间距大于所述第二子原胞处的所述体区的边缘到中心线的间距。
32.进一步的改进是，所述体区的条形结构中，所述第一子原胞处的所述体区的边缘到中心线的间距大于所述第二子原胞处的所述体区的边缘到中心线的间距。
33.进一步的改进是，所述多晶硅栅的条形结构中，所述第一子原胞处的所述多晶硅栅的边缘到中心线的间距等于所述第二子原胞处的所述多晶硅栅的边缘到中心线的间距。
34.进一步的改进是，所述第二原胞都不含沟道区。
35.进一步的改进是，在所述第二个半周期单元结构中，各所述第二原胞处的所述多晶硅栅和所述体区具有长度小于所述沟道区的长度的交叠区或不交叠。
36.进一步的改进是，在所述第二个半周期单元结构中，与和所述第一子原胞相邻接的所述第二原胞相比，和所述第二子原胞相邻的所述第二原胞的交叠区的宽度更小或者不交叠的间隔区的宽度更大。
37.进一步的改进是，在所述第二个半周期单元结构中，各所述第二原胞处的所述多晶硅栅和所述体区不交叠且在所述多晶硅栅和所述体区之间形成有源多晶硅，所述源多晶硅底部也形成有所述栅介质层，在所述版图结构中，所述源多晶硅也呈条形结构。
38.进一步的改进是，在各所述体区的顶部还形成有源接触孔，所述源接触孔相邻的所述多晶硅栅之间具有间距。在俯视面上，所述源接触孔呈条形结构。
39.在所述源接触孔的底部的所述体区中形成有第二导电类型重掺杂的体引出区。
40.漏区形成于减薄后的所述半导体衬底的背面。
41.漂移区由形成于所述体区和所述漏区之间的第一导电类型掺杂区组成。
42.进一步的改进是，所述漂移区直接由形成于所述半导体衬底上第一导电类型的外延层组成。
43.进一步的改进是，在所述漂移区的形成区域中还形成有超结结构，所述超结结构由第一导电类型的外延层和第二导电类型的外延层交替排列组成。
44.进一步的改进是，所述半导体衬底为si衬底或者为sic衬底。
45.进一步的改进是，mosfet器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，mosfet器件为p型器件，第一导电类型为p型，第二导电类型为n型。
46.本发明mosfet器件的版图结构做了特别的设置，能同时设置含沟道区的子原胞和不含沟道区的子原胞，如至少在两个相邻的体区的条形结构的中心线之间的周期单元结构的第一个半周期单元结构中设置含沟道区的第一子原胞和不含沟道区的第二子原胞，其中不含沟道区的子原胞能减少多晶硅栅和体区的交叠面积，从而能降低栅源电容，并从而能将栅极电容即输入电容，从而能降低器件的开关损耗。
47.本发明还能根据需要通过版图结构的设置调节栅漏电容，能使栅漏电容增加或减少；当使栅漏电容增加时，能降低开关过程中漏极电压随时间的变化速率，从而能降低器件在开关过程中电压尖峰(spike)；当使栅漏电容降低时，能进一步降低器件的输入电容，从而降低器件的开关损耗。
附图说明
48.下面结合附图和具体实施方式对本发明作进一步详细的说明：
49.图1是现有mosfet器件的剖面结构图；
50.图2是现有mosfet器件的俯视面上的版图结构；
51.图3a是本发明第一实施例mosfet器件的俯视面上的版图结构；
52.图3b是图3a的aa线处的剖面结构图；
53.图3c是图3a的bb线处的剖面结构图；
54.图4a是本发明第二实施例mosfet器件的俯视面上的版图结构；
55.图4b是图4a的bb线处的剖面结构图；
56.图5a是本发明第三实施例mosfet器件的俯视面上的版图结构；
57.图5b是图5a的aa线处的剖面结构图；
58.图5c是图5a的bb线处的剖面结构图；
59.图6a是本发明第四实施例mosfet器件的俯视面上的版图结构；
60.图6b是图6a的aa线处的剖面结构图；
61.图6c是图6a的bb线处的剖面结构图。
具体实施方式
62.本发明第一实施例mosfet器件：
63.如图3a所示，是本发明第一实施例mosfet器件的俯视面上的版图结构；如图3b所示，是图3a的aa线处的剖面结构图；如图3c所示，是图3a的bb线处的剖面结构图；本发明第一实施例mosfet器件包括：第二导电类型掺杂的体区5、第一导电类型重掺杂的源区3和平面栅，所述体区5形成于半导体衬底的选定区域中，所述源区3形成于所述体区5的选定区域中，所述平面栅由形成于所述半导体衬底上的选定区域表面上方的栅介质层2和多晶硅栅1叠加而成。
64.mosfet器件的版图结构中，所述多晶硅栅1和所述体区5都呈条形结构，所述多晶硅栅1和所述体区5的条形结构平行且交替排列；令所述多晶硅栅1的条形结构的长度方向为y方向，x方向为和y方向垂直的方向。
65.在沿x方向上，两个相邻的所述体区5的条形结构的中心线即线oo和qq之间的区域组成一个周期单元结构，在一个所述周期单元结构中，所述多晶硅栅1的条形结构的中心线pp和所述多晶硅栅1第一侧的所述体区5的条形结构的中心线oo之间的区域组成第一个半周期单元结构201，所述多晶硅栅1的条形结构的中心线pp和所述多晶硅栅1第二侧的所述体区5的条形结构的中心线qq之间的区域组成第二个半周期单元结构202；所述第一个半周期单元结构201中包括多个并联的第一原胞，所述第二个半周期单元结构202中包括多个并联的第二原胞。
66.所述第一原胞包括含沟道区的第一子原胞和不含沟道区的第二子原胞，所述第一子原胞和所述第二子原胞沿y方向排列。图3a中，所述第一子原胞的形成区域如虚线框101所示即位于线oo和线pp之间且位于虚线框101中的区域为所述第一子原胞的形成区域；所述第二子原胞的形成区域如虚线框102所示。
67.所述第一子原胞中，所述多晶硅栅1和所述体区5相交叠，所述沟道区由对应的被
所述多晶硅栅1表面覆盖的所述体区5组成。
68.所述第二子原胞中，所述多晶硅栅1和所述体区5具有长度小于所述沟道区的长度的交叠区或不交叠，以减少所述mosfet器件的栅源电容cgs。
69.所述源区3呈沿x方向上的条形结构。
70.在y方向上，各呈条形结构的所述源区3设置在所述第一子原胞中，在所述第二子原胞中未设置所述源区3。
71.在所述第一子原胞中，所述源区3和所述沟道区顶部对应的所述多晶硅栅1的侧面自对准，在y方向上所述源区3位于所述沟道区的宽度边的范围内，以避免所述源区3延伸到所述第二子原胞中。
72.本发明第一实施例中，所述第二原胞包括含沟道区的第三子原胞和不含沟道区的第四子原胞，所述第三子原胞和所述第四子原胞沿y方向排列。图3a中，所述第三子原胞的形成区域如虚线框101所示；所述第四子原胞的形成区域如虚线框102所示。
73.所述第三子原胞中，所述多晶硅栅1和所述体区5相交叠，所述沟道区由对应的被所述多晶硅栅1表面覆盖的所述体区5组成。
74.所述第四子原胞中，所述多晶硅栅1和所述体区5具有长度小于所述沟道区的长度的交叠区或不交叠，以减少所述mosfet器件的栅源电容。
75.本发明第一实施例中，沿所述多晶硅栅1的条形结构的中心线，所述第一子原胞和所述第三子原胞呈对称结构，所述第二子原胞和所述第四子原胞呈对称结构。在所述第一个半周期单元结构201中，各所述第一子原胞和所述第二子原胞沿y方向交替排列。在所述第二个半周期单元结构202中，各所述第三子原胞和所述第四子原胞沿y方向交替排列。
76.在其他实施例中，也能为：在所述第一个半周期单元结构201中，各所述第一子原胞和所述第二子原胞沿y方向按其他方式排列，例如，两个所述第一子原胞之间间隔多个所述第二子原胞，或者两个所述第二子原胞之间间隔多个所述第一子原胞。在所述第二个半周期单元结构202中，各所述第三子原胞和所述第四子原胞沿y方向按其他方式排列，例如，两个所述第三子原胞之间间隔多个所述第四子原胞，或者两个所述第四子原胞之间间隔多个所述第三子原胞。也能为：沿所述多晶硅栅1的条形结构的中心线，所述第一子原胞和所述第三子原胞不呈对称结构，所述第二子原胞和所述第四子原胞不呈对称结构，例如：所述第一子原胞能和所述第四子原胞并排排列在一起；所述第二子原胞能和所述第三原胞并排排列在一起。
77.本发明第一实施例中，所述多晶硅栅1的条形结构中，所述第一子原胞处的所述多晶硅栅1的边缘到中心线的间距大于所述第二子原胞处的所述多晶硅栅1的边缘到中心线的间距。图3a中，所述第一子原胞处的所述多晶硅栅1的边缘如线ee所示，所述第二子原胞处的所述多晶硅栅1的边缘如线ff所示。
78.所述体区5的条形结构中，所述第一子原胞处的所述体区5的边缘到中心线的间距等于所述第二子原胞处的所述体区5的边缘到中心线的间距。也即图3a中，所述第一子原胞处的所述体区5的边缘和所述第二子原胞处的所述体区5的边缘是对齐的结构。在其他实施例中，也能为：所述第一子原胞处的所述体区5的边缘和所述第二子原胞处的所述体区5的边缘不对齐，而是所述第一子原胞处的所述体区5的边缘更靠近线pp一侧，这样能增加所述第一子原胞处的所述体区5和所述多晶硅栅1的交叠区的宽度即所述沟道区的长度；所述第
二子原胞处的所述体区5的边缘更远离线pp一侧，这样能增加所述第二子原胞处的所述体区5和所述多晶硅栅1的间距。
79.本发明第一实施例中，在各所述体区5的顶部还形成有源接触孔9，所述源接触孔9相邻的所述多晶硅栅1之间具有间距。在俯视面上，所述源接触孔9呈条形结构。
80.在所述源接触孔9的底部的所述体区5中形成有第二导电类型重掺杂的体引出区4。所述源接触孔9穿过层间膜并将所述源区3和所述体区5连接到由正面金属层10组成的源极。
81.所述多晶硅栅1也会通过栅接触孔连接到由正面金属层10组成的栅极。
82.漏区7形成于减薄后的所述半导体衬底的背面。所述漏区7的背面还形成有背面金属层并由背面金属层组成漏极。
83.漂移区由形成于所述体区5和所述漏区7之间的第一导电类型掺杂区组成。在所述漂移区的形成区域中还形成有超结结构，所述超结结构形成在所述半导体衬底上第一导电类型的外延层6中，所述超结结构由第一导电类型的外延层6和第二导电类型的外延层6交替排列组成。在其他实施例中也能为：漂移区由形成于所述体区5和所述漏区7之间的第一导电类型掺杂区组成。所述漂移区直接由形成于所述半导体衬底上第一导电类型的外延层6组成。
84.所述半导体衬底为si衬底或者为sic衬底。
85.mosfet器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其他实施例中也能为：mosfet器件为p型器件，第一导电类型为p型，第二导电类型为n型。
86.由图3b所示可知，图3b显示了所述第一原胞和所述第三原胞的剖面结构，在所述多晶硅栅1的两侧都形成有所述源区3。在所述体区5之间的区域表面还形成有抗jfef注入区8，所述抗jfet注入区8处的掺杂浓度大于其他区域的漂移区的掺杂浓度，故能降低器件的导通电阻。
87.由图3c所示可知，图3c显示了所述第二原胞和所述第四原胞的剖面结构，在所述多晶硅栅1的两侧都未形成所述源区3。所述抗jfet注入区8的宽度和图3b中的一致。同时还可以看出，所述多晶硅栅1所覆盖的漂移区的宽度变窄，这样会降低栅漏电容cgd。
88.本发明第一实施例mosfet器件的版图结构做了特别的设置，能同时设置含沟道区的子原胞和不含沟道区的子原胞，如至少在两个相邻的体区5的条形结构的中心线之间的周期单元结构的第一个半周期单元结构201中设置含沟道区的第一子原胞和不含沟道区的第二子原胞，其中不含沟道区的子原胞能减少多晶硅栅1和体区5的交叠面积，从而能降低栅源电容，并从而能将栅极电容即输入电容，从而能降低器件的开关损耗。
89.本发明第一实施例还能使栅漏电容减少；能进一步降低器件的输入电容，从而降低器件的开关损耗。
90.本发明第一实施例器件的结构的特点如下：
91.所述体区(body)5不再是现有传统结构即不带光刻板，是自对准的结构即在有源区被多晶硅阻挡，而是带光刻板的结构即本发明第一实施例中的所述体区5是带光刻板的结构，光刻板跟多晶硅即所述多晶硅栅1有一定的交叠(overlap)。
92.所述多晶硅栅1在y方向的宽度是变化的；是交替排列。在所述多晶硅栅1比较宽的位置，有源注入即会注入形成所述源区3，在所述多晶硅栅1比较窄的位置是没有源注入。
93.在aa线的位置，所述多晶硅栅1比较宽，剖面结构和现有结构相同。
94.但是在bb线的位置，所述多晶硅栅1比较窄，其发生了比较大的变化：
95.所述多晶硅栅1变窄了，降低了所述多晶硅栅1跟所述体区5的交叠，mosfet的输入电容得到了减小。在这里不管是所述多晶硅栅1宽的还是窄的地方，抗jfet(anti-jfet)注入即形成抗jfet区8的注入都是保持不变的。因为anti-jfet注入对降低比导通电阻有比较大的帮助，因此保持不变。
96.下面结合具体参数具体说明本发明第一实施例：
97.在所述mosfet器件为超级结mosfet，步进(pitch)是11μm。
98.源接触孔9的长度是3μm；源接触孔9到所述多晶硅栅1采用工艺容许的最小距离是0.5μm；所述体区5跟所述多晶硅栅1的overlap是0.5μm；所述多晶硅栅1的宽度是7μm。所述多晶硅栅1的宽度7μm为宽的所述多晶硅栅1；所述多晶硅栅1的宽度3μm为窄的所述多晶硅栅1，所述多晶硅栅1的宽度每边减小2μm，即使考虑到沟道注入即所述体区5注入的后续扩散，所述体区5和所述多晶硅栅1都没有交叠，输入电容(ciss)得到了降低。在版图设计上，采用条形的设计，宽度为7μm的所述多晶硅栅1，其长度为5μm，长度为沿y方向的尺寸，即虚线框101处的所述多晶硅栅1的宽度为7微米，长度为5微米；注意，源注入仅存在于虚线框101中，注意这个源注入不能注入到短所述多晶硅栅1的位置即虚线框102处，因为这里面没有沟道，一旦有注入，会导致mosfet的穿通，增加漏电，这里面需要留有一定的工艺窗口(margin)能够覆盖足够的工艺波动。宽度为3μm的所述多晶硅栅1，长度为5μm；在y方向1:1交替排列。也可以宽度为7μm的所述多晶硅栅1，其长度为10μm，宽度为3μm的所述多晶硅栅1，长度为5μm，在y方向2:1排列；也可以是宽度为7μm的所述多晶硅栅1，其长度为5μm，宽度为3μm的所述多晶硅栅1，长度为10μm，在y方向按照1:2排列。
99.采用本发明第一实施例的版图结构，极大的降低了ciss。它降低了沟道的密度，增加了沟道电阻。但是对于高压mosfet而言，沟道电阻占总的导通电阻比例不超过10％，因此该结构对比导通电阻的增加通常在5％以内。该结构沟道密度降低，跨导也得到了降低，这对mosfet在线性区的稳定性也有一定的帮助。
100.本发明第二实施例mosfet器件：
101.如图4a所示，是本发明第二实施例mosfet器件的俯视面上的版图结构；如图4b所示，是图4a的bb线处的剖面结构图；图4a的aa线处的剖面结构图同样参考图3b所示。和本发明第一实施例mosfet器件，本发明第二实施例mosfet器件具有如下区别之处：
102.所述体区5的条形结构中，所述第一子原胞处的所述体区5的边缘到中心线的间距大于所述第二子原胞处的所述体区5的边缘到中心线的间距。所述多晶硅栅1的条形结构中，所述第一子原胞处的所述多晶硅栅1的边缘到中心线的间距等于所述第二子原胞处的所述多晶硅栅1的边缘到中心线的间距。由图4a所示可知，所述第一子原胞处的所述多晶硅栅1的边缘和所述第二子原胞处的所述多晶硅栅1的边缘是对齐的；所述第一子原胞处的所述体区5的边缘如线hh所示，所述第二子原胞处的所述体区5的边缘如线gg所示。也即本发明第二实施例中是在保持所述多晶硅栅1的各位置的宽度不变的条件下，通过调节各位置处的所述体区5的宽度来调节所述多晶硅栅1和所述体区5之间的交叠区域或间距大小。由图4b所示可知，和图3c所示的本发明第一实施例器件相比，在虚线框102对应的区域处，本发明第二实施例器件中的所述多晶硅栅1和漂移区即外延层6之间的交叠区域面积会增加，
所以器件的栅漏电容即cgd会增加，这样能降低开关过程中漏极电压随时间的变化速率，从而能降低器件在开关过程中电压尖峰。
103.本发明第二实施例中，所述多晶硅栅1的宽度是保持不变的，但是所述体区5的光罩(mask)的宽度有两种宽度。
104.一种是所述体区5跟所述多晶硅栅1的overlap比较大，正常的情况，而且有源注入的mask。另外一种是所述体区5跟所述多晶硅栅1的overlap比较小，这个overlap小，是通过减小所述体区5的宽度来实现的，overlap小意味着阈值低，这个时候也不能够有源注入的mask，如果有，则会形成源区3，这会使这个器件的阈值很低，甚至会导致mosfet的穿通，漏电增加。所述体区5跟所述多晶硅栅1的overlap小，意味着器件的输入电容小。
105.在bb线对应的位置处的结构中，所述多晶硅栅1的宽度不变，因为所述体区5跟所述多晶硅栅1的overlap减小；cgs电容降低，但是所述多晶硅栅1跟漂移区的overlap增加，cgd电容增加，qgd增加。通常cgd越大，mosfet在开关过程中的dv/dt也会相应的降低，这有助于降低mosfet在开关过程中的spike，dv/dt为漏极电压随时间的变化速率。
106.现以具体参数说明本发明第二实施例：
107.同样本发明第二实施例mosfet为超级结mosfet中，pitch是11μm；
108.源接触孔9的长度是3μm；源接触孔9到所述多晶硅栅1采用工艺容许的最小距离是0.5μm；所述体区5跟所述多晶硅栅1的overlap是0.5μm；所述多晶硅栅1的宽度是7μm。
109.在aa线的位置，所述体区5跟所述多晶硅栅1的overlap选择是0.5μm，这个时候mosfet有正常的阈值电压。而在bb线位置，所述体区5跟所述多晶硅栅1没有overlap，反而所述体区5跟所述多晶硅栅1有一定的间距(space)，这个space可以是0.25μm，所述体区5包围源接触孔9的边缘是0.25μm；或者space是0.5μm，所述体区5跟源接触孔9的边缘重合；甚至space可以是0.75μm，这时所述体区5在源接触孔9里面0.25μm等等。在bb线位置，因为所述体区5跟所述多晶硅栅1的overlap减小，阈值降低，甚至是一个常开的器件，所以这个位置一定不能注入np，否则会带来比较大的漏电。
110.在版图的具体实施过程中，在版图的y方向，是由aa线位置和bb线位置的原胞交替排列而成的，即虚线框101和102区域对应的原胞交替排列而成。aa位置原胞的长度即对应的所述多晶硅栅1的长度可以是5μm，bb位置的原胞长度即对应的所述多晶硅栅1的长度可以是5μm、10μm等等。
111.本发明第三实施例mosfet器件：
112.如图5a所示，是本发明第三实施例mosfet器件的俯视面上的版图结构；如图5b所示，是图5a的aa线处的剖面结构图；如图5c所示，是图5a的bb线处的剖面结构图；和本发明第一实施例mosfet器件，本发明第三实施例mosfet器件具有如下区别之处：
113.所述第二原胞都不含沟道区。和图3a相比可知，图5a中对应的所述第一个半周期单元结构201和图3a中的所述第一个半周期单元结构201相同；图5a中的所述第二个半周期单元结构202则将所述第二原胞都设置为不含沟道区的结构。
114.在所述第二个半周期单元结构202中，各所述第二原胞处的所述多晶硅栅1和所述体区5具有长度小于所述沟道区的长度的交叠区或不交叠。在所述第二个半周期单元结构202中，与和所述第一子原胞相邻接的所述第二原胞相比，和所述第二子原胞相邻的所述第二原胞的交叠区的宽度更小或者不交叠的间隔区的宽度更大，也即图5a中，所述多晶硅栅1
具有沿中心线pp的对称结构，而所述第二原胞对应的所述体区5的边缘则为对齐的结构。在其他实施例中，也能为：在所述第二个半周期单元结构202中，所述多晶硅栅1的边缘具有对齐的结构，所述第二原胞对应的所述体区5的边缘为对齐的结构或者非对齐的结构。
115.由图5b所示可知，所述源区3仅位于所述多晶硅栅1的一侧。在所述多晶硅栅1的另一侧中未形成所述源区故不会形成对应的沟道区，且所述多晶硅栅1的另一侧即所述第二原胞侧不会和所述体区5交叠或在交叠区域很小，故所述第二原胞处不存在cgs或cgs很小，cgs仅存在具有所述源区3的所述第一原胞侧，故最后能降低器件总的cgs。但是，所述多晶硅栅1的另一侧会和漂移区交叠，故会增加cgd。
116.而由图5c所示可知，在所述多晶硅栅1的两层都不存在cgs或cgs很小，但是所述多晶硅栅1两侧的cgd会增加，这会对降低器件在开关过程中的spike有利，但是会增加器件的开关损耗。
117.在现有mosfet器件结构中以及本发明第一和第二实施例mosfet器件结构中，多晶硅栅1的左右两边都存在沟道区，而在本发明第三实施例mosfet器件结构中，mosfet只有单边存在沟道区。
118.在aa线位置对应的结构中，mosfet只有单边的沟道区；在左边的所述体区5即所述第一个半周期单元结构201的所述体区5跟多晶硅栅1有一定的overlap，而在右边的所述体区5即所述第二个半周期单元结构202的所述体区5跟多晶硅栅1的overlap减小，甚至是有一定的space，同时没有源区3的注入。这样只有器件的左边有cgs电容，而器件的右边没有cgs电容；这个结构减小了cgs，但是增加了cgd。对于希望cgd电容比较高的场合，这个结构是比较合适的。
119.大的cgd电容，虽然对降低mosfet在开关过程中的spike有利，但是其有可能会增加开关损耗。
120.本发明第四实施例mosfet器件：
121.如图6a所示，是本发明第四实施例mosfet器件的俯视面上的版图结构；如图6b所示，是图6a的aa线处的剖面结构图；如图6c所示，是图6a的bb线处的剖面结构图；和本发明第三实施例mosfet器件，本发明第四实施例mosfet器件具有如下区别之处：
122.在所述第二个半周期单元结构202中，各所述第二原胞处的所述多晶硅栅1和所述体区5不交叠且在所述多晶硅栅1和所述体区5之间形成有源多晶硅11，所述源多晶硅11底部也形成有所述栅介质层2，在所述版图结构中，所述源多晶硅11也呈条形结构。
123.和图5b比较可知，本发明第四实施例中将图5b中的所述多晶硅栅1一分为二，分成了所述多晶硅栅1和所述源多晶硅11，其中所述源多晶硅11会连接到由正面金属层10组成的源极；而所述多晶硅栅1会连接到由正面金属层10组成的栅极，故设置所述源多晶硅11后，能减少所述多晶硅栅11和漂移区之间的交叠区域面积，故能减少cgd，从而能消除本发明第三实施例中出现的cgd较大所带来的技术问题。图5b中，在所述第二原胞的所述体区5中也能设置和源区3相同的掺杂区，该掺杂区能作为由所述源多晶硅11作为寄生多晶硅栅的寄生mosfet的源区，能降低该寄生mosfet的阈值电压，这样能在器件反向偏置时即漏极接负电压时，寄生mosfet会先于体内寄生二极管导通，体内寄生二极管为所述体区5和漂移区之间的寄生二极管，这样能降低mosfet在体二极管导通时，体内所存贮的电荷，有助于优化mofet器件的反向恢复特点。
124.图6c对应于所述第一原胞的第二子原胞处的剖面，可以看出，没有形成所述源区3。同时，在图5c对应的多晶硅栅1的基础上将多晶硅栅1一分为二，分成了图6c对应的多晶硅栅1和源多晶硅11。
125.本发明第四实施例mosfet器件中，多晶硅栅被分成两部分，一部分是多晶硅栅1，多晶硅栅1是接栅极，另外一部分是源多晶硅11，源多晶硅11是接源极。
126.在aa线位置的结构中，多晶硅栅被分成两部分，一部分是多晶硅栅1，另外一部分是源多晶硅11。抗jfet区8的mask还是保持不变的。因为源多晶硅11是连接源极，所以其阈值电压可以降低，也不会带来漏电的增加。这个时候源多晶硅11右侧的源注入即源区可以存在，在图6b中没有画，其实是可以存在的。更可以利用这个特点，在右侧形成一个寄生mosfet，这个寄生mosfet的特点是源多晶硅11形成的多晶硅栅跟源极相连，能降低其阈值电压到0.7v甚至更低，阈值电压降低能通过减小体区5跟源多晶硅11的overlap或者是降低源多晶硅11的氧化层厚度等等来实现。这样在本发明第四实施例mosfet器件发生反向导通的时候，这个寄生mosfet在漏极加负压的时候，可以在体内寄生的二极管没有导通时先导通。这样可以降低mosfet在体二极管导通时，体内所存贮的电荷，有助于优化mosfet在反向恢复的特性。
127.现以具体参数说明本发明第四实施例的aa线位置的结构：
128.在超级结mosfet中，pitch是11μm；
129.源接触孔9的长度是3μm；源接触孔9到多晶硅栅1采用工艺容许的最小距离是0.5μm；体区5跟多晶硅栅1的overlap是0.5μm；多晶硅栅1的宽度是3μm，多晶硅栅1和源多晶硅11之间的距离是1.5μm，源多晶硅11的宽度是2.5μm；或者是多晶硅栅1的宽度是2μm；多晶硅栅1和源多晶硅11之间的距离是1.5μm，源多晶硅11的宽度是3.5μm；多晶硅栅1的宽度越宽，cgd就越大。
130.在bb线位置的结构中，体区5的mask的宽度即位置不变，通过降低多晶硅栅1的宽度，来减小输入电容。
131.现以具体参数说明本发明第四实施例的bb线位置的结构：
132.在超级结mosfet中，pitch是11μm。
133.其中源接触孔9的宽度是3μm，在bb线位置，源接触孔9到多晶硅栅1的间距从aa线位置的0.5μm增加到1.5μm；多晶硅栅1的宽度为2μm，对应之前aa线位置多晶硅栅1的宽度是3μm，多晶硅栅1和源多晶硅11的间距为1.5μm；源多晶硅11的宽度是2.5μm；源接触孔9到源多晶硅11的距离是0.5μm。因为多晶硅栅1和体区5的overlap减小，这里的阈值电压是降低的，所以源区3是不能存在的，否则会造成漏电的增加。
134.也可以把多晶硅栅1的宽度继续降低到1μm，来降低cgs。
135.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。