半导体集成电路及其试验方法与流程

半导体集成电路及其试验方法
1.[相关申请案]
[0002]
本技术案享有以日本专利申请案2020-149574号(申请日：2020年9月7日)为基础申请案的优先权。本技术案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体集成电路及其试验方法。


背景技术：

[0004]
在每个使用者对半导体集成电路的要求规范不同的情况时，须根据要求规范的种类，准备半导体集成电路出货前的测试步骤的设定。因此，构筑及管理使用于测试步骤的测试系统的成本增加。


技术实现要素：

[0005]
本发明要解决的课题在于提供一种能够减轻测试步骤的成本的半导体集成电路及其试验方法。
[0006]
实施方式的半导体集成电路具备存储区域、选择区域、设定寄存器及设定电路。存储区域存储多种设定条件。选择电路从多种设定条件中选择特定的设定条件并从存储区域中读出。设定寄存器储存从存储区域中读出的特定的设定条件。设定电路参照储存在设定寄存器中的特定的设定条件来设定动作条件。
附图说明
[0007]
图1是表示第1实施方式的半导体集成电路的构成的示意图。
[0008]
图2是表示设定信号的信号电平与存储区域的地址的对应的例子的表。
[0009]
图3是表示输入到设定引脚的设定信号的例子的曲线图。
[0010]
图4是用于说明第1实施方式的半导体集成电路的试验方法的流程图。
[0011]
图5是表示第2实施方式的半导体集成电路的构成的示意图。
[0012]
图6是表示设定焊垫的电位与存储方式的对应的例子的表。
[0013]
图7是表示设定设定焊垫的电位的例子的曲线图。
[0014]
图8是表示根据设定焊垫的电位对设定信号的信号电平进行设定的例子的示意图。
[0015]
图9是表示对设定焊垫的电位进行设定的另一例的曲线图。
[0016]
图10是表示根据设定焊垫的电位对设定信号的信号电平进行设定的另一例的示意图。
具体实施方式
[0017]
以下，参照附图说明实施方式。在附图的记载中对相同部分附加相同符号并省略
说明。
[0018]
(第1实施方式)
[0019]
如图1所示，本发明的第1实施方式的半导体集成电路10具备存储区域100、选择电路110、电压产生电路120及逻辑电路130。逻辑电路130包含设定寄存器131与设定电路132。
[0020]
存储区域100存储关于半导体集成电路10的多种设定条件。选择电路110从多种设定条件中选择特定的设定条件，并从存储区域100中读出所选择的设定条件。设定寄存器131储存从存储区域100中读出的特定的设定条件。设定电路132参照储存在设定寄存器131的特定的设定条件，设定半导体集成电路10的动作条件。半导体集成电路10按照由设定电路132设定的动作条件进行动作。
[0021]
半导体集成电路10的动作规格针对半导体集成电路10发货地的每个使用者，要求有时不同。存储区域100例如存储与使用者可能会要求的多个规格分别对应的多种设定条件。设定寄存器131储存为了设定半导体集成电路10的动作条件而参照的设定条件。
[0022]
图1表示第1实施方式的半导体集成电路10是nand(not-and：与非)闪速存储器的情况。在半导体集成电路10为nand闪速存储器的情况时，存储在存储区域100的设定条件例如包含nand闪速存储器的写入动作、读出动作、抹除动作各自的电压；或设定执行这些动作的时序的条件中的至少任一个。以下，也将nand闪速存储器执行的写入动作、读出动作及抹除动作统称为“nand闪速存储器的动作”。
[0023]
存储在存储区域100的设定条件也可包含nand闪速存储器的存储方式等。例如，1个存储单元能够存储4比特信息的四层单元(qlc，quadruple level cell)方式与1个存储单元能够存储3比特信息的三层单元(tlc，triple level cell)方式中，写入的数据数(比特数)不同。因此，qlc方式与tlc方式中，nand闪速存储器的动作设定不同。因此，也可将设定最适于所采用的存储方式的nand闪速存储器的动作的多种设定条件存储在存储区域100中。
[0024]
nand闪速存储器也可采用伪三层单元(ptlc，pseudo triple level cell)方式。ptlc方式的nand闪速存储器虽是qlc方式的产品，但具有也能够模拟地实现tlc方式的动作的产品模式。
[0025]
图1所示的半导体集成电路10是具有第1存储单元阵列140a及第2存储单元阵列140b的nand闪速存储器。存储区域100设定在第1存储单元阵列140a的一部分。
[0026]
半导体集成电路10具有控制第1存储单元阵列140a的动作的周边电路150a、及控制第2存储单元阵列140b的动作的周边电路150b。周边电路150a及周边电路150b各自包含行计数器151、感测放大器152、xdl153、ylog154。
[0027]
行计数器151控制字线。感测放大器152控制位线。xdl153暂时储存写入存储单元阵列的数据、或从存储单元阵列读出的数据。ylog154控制写入动作或读出动作等时的存储单元阵列中的数据的流动。
[0028]
电压产生电路120产生对半导体集成电路10所包含的各电路供给的电源电压。逻辑电路130控制周边电路150a、周边电路150b及电压产生电路120，执行nand闪速存储器的动作。在半导体集成电路10的内部，经由总线160在电路间输送信号。
[0029]
半导体集成电路10由控制器20控制。控制器20与半导体集成电路10之间的数据收发或对半导体集成电路10的电源供给是经由半导体集成电路10的接口电路170进行的。包
含半导体集成电路10及控制器20的存储器系统1可与省略图示的主机机器连接。存储器系统1是例如ssd(solid state disk：固态硬盘)。
[0030]
控制器20可包含比如片上系统(soc，system-on-a-chip)的电路。控制器20统括地控制存储器系统1的动作。控制器20的各功能可通过控制器20执行固件而实现。控制器20的各功能也可利用控制器20内的专用硬件实现。
[0031]
控制器20控制主机机器与半导体集成电路10之间的通信。控制器20控制半导体集成电路10，使它接收来自主机机器的指令，执行写入动作或读出动作。例如，控制器20控制半导体集成电路10，使它写入由写入指令指定的数据。另外，控制器20将从由读出指令指定的半导体集成电路10的地址读出的数据发送到主机机器。或，控制器20控制半导体集成电路10，使它执行抹除所存储的数据的抹除动作。
[0032]
半导体集成电路10的状态在例如电源接通复位(power on reset：por)时，使用储存在设定寄存器131的设定条件而初始化。逻辑电路130控制por时的半导体集成电路10的动作。
[0033]
在por时，逻辑电路130从例如nand闪速存储器的特定的存储区域读出因不良而无法使用的存储区域的信息(跳跃标记(skip flag)信息)。另外，逻辑电路130读出储存在设定暂存器131的动作条件。且，逻辑电路130基于动作条件，依序设定半导体集成电路10的内部电路的特定的设定部位。由此，半导体集成电路10初始化为受理来自控制器20的信号的状态。
[0034]
若上所述，设定电路132在por时，参照储存在设定寄存器131的特定的设定条件，设定动作条件。图1中示出将设定寄存器131配置在逻辑电路130的内部的例子。然而，设定寄存器131也可在半导体集成电路10的内部配置在与逻辑电路130不同的位置。
[0035]
图1所示的半导体集成电路10具备供输入用于让选择电路110选择设定条件的设定信号的第1设定引脚201、第2设定引脚202及第3设定引脚203。以下，也将第1设定引脚201、第2设定引脚202及第3设定引脚203统称为“设定引脚200”。
[0036]
第1设定信号s1输入到第1设定引脚201，第2设定信号s2输入到第2设定引脚202，第3设定信号s3输入到第3设定引脚203。以下，也将第1设定信号s1～第3设定信号s3统称为“设定信号s”。例如，将控制器20输出的设定信号s输入到设定引脚200。
[0037]
输入到设定引脚200的设定信号s会输入到选择电路110。选择电路110根据设定信号s的信号电平，选择储存在设定寄存器131中的设定条件。
[0038]
图2表示设定信号s的信号电平、与分别存储着存储区域100的多种设定条件的地址的对应的例子。此处，设定信号s的信号电平是高电平(h电平)与低电平(l电平)中的任一个。图2中，将h电平的信号设为“1”，将l电平的信号设为“0”(以下相同)。
[0039]
例如，在第1设定信号s1～第3设定信号s3的信号电平全是“0”的情况时，选择电路110从存储区域100中选择性地读出存储区域100的区块“0”、字线(wl)“34”所指定的区域中存储的设定条件。像这样，将设定信号s的信号电平、与存储着特定的设定条件的存储器单元100的地址建立对应。
[0040]
图3表示输入到设定引脚200的设定信号s的例子。如图3所示，在设定引脚200被设定了设定信号s的状态下，就绪忙碌(ready/busy)引脚(r/b引脚)的信号电平从h电平变化为l电平。在r/b引脚处于低电平的期间，将对设定引脚200设定的设定信号s的信号电平输
入到选择电路110。
[0041]
图3所示的例子是，第1设定信号s1的信号电平为“0”(l电平)，第2设定信号s2的信号电平为“1”(h电平)，第3设定信号s3的信号电平为“0”(l电平)。该情况时，图2所示的对应的例子中，选择电路110选择性地读出存储区域100的区块“0”、字线(wl)“8”所指定的区域中存储的设定条件。选择电路110将读出的设定条件储存在设定寄存器131中。之后，r/b引脚从l电平恢复为h电平。
[0042]
如上所述，半导体集成电路10在存储区域100的多个区域中分别存储不同的设定条件。设定电路132在设定半导体集成电路10的动作条件时，从存储区域100中读出对应于设定引脚200的设定的特定的设定条件。设定电路132将读出的设定条件储存在设定寄存器131中。由此，设定半导体集成电路10的动作条件。
[0043]
为了设定半导体集成电路10的动作条件，如上所述，将设定引脚200的引脚数视为比特数。因此，根据存储在存储区域100的设定条件的种类，准备设定引脚200的引脚数。例如在设定引脚200为3根的情况时，最多能够从8个设定条件中选择1个设定条件。
[0044]
参照储存在设定寄存器131的设定条件而进行的动作条件的设定也可在例如半导体集成电路10产品出货前的测试步骤(以下，称为“出货测试”)中执行。例如对晶片状态的半导体集成电路10或切割后安装在封装体的状态的半导体集成电路10实施出货测试。
[0045]
出货测试中，实施产品初期不良检测等各种检查。另外，nand闪速存储器的出货测试中，对每个产品调整nand闪速存储器动作时的电压的设定值或执行动作的时序等特性。将由出货测试调整后的特性按照每种产品存储在寄存器或特定的暂时存储区域中。
[0046]
相对于第1实施方式的半导体集成电路10，在制造过程结束后无法变更储存设定条件的寄存器的内容的比较例的半导体集成电路中，产生以下的问题。
[0047]
比较例的半导体集成电路中，在结束制造过程之前，根据使用者要求的规格设定储存半导体集成电路的设定条件的寄存器。因此，在每个出货地要求规范等不同的情况时，须准备并运用按照针对每个使用者设定的设定条件的种类的出货测试。另外，关于nand闪速存储器的存储方式，也须按照qlc方式或ptlc方式等每种规格准备出货测试。因此，比较例的半导体集成电路对出货测试构筑及管理测试系统的成本增加。
[0048]
另外，比较例的半导体集成电路中，只改变寄存器的设定而出货的情况或变更出货地的情况时，须再次实施出货测试并按出货地所要求的规格重写寄存器的设定。由此，出货测试的成本或时间增加，也影响到测试器等设备的运用。另外，在比较例的半导体集成电路，在出货测试结束后进行出货地的变更或存储方式的变更的情况时，有时须委托使用者实施多参数加载(mpl，multi parameter load)。“mpl”是在产品出货前，将写入nand闪速存储器的存储区域的寄存器的设定条件读入nand闪速存储器，并将其设定储存在寄存器的动作。
[0049]
另一方面，第1实施方式的半导体集成电路10在实施出货测试的时间点，将每个出货地的设定条件全部存储在存储区域100中。且，半导体集成电路10在出货测试中，从存储在存储区域100的多种设定条件中选择与使用者的规格等对应的设定条件，并将所选择的设定条件储存在设定寄存器131中。因此，能够将对半导体集成电路10准备的出货测试设为1种。
[0050]
结果，根据半导体集成电路10，能够减少构筑及管理测试系统的成本。因此，半导
体集成电路10也无须在出货测试结束后，根据使用者希望的规格或nand闪速存储器的存储方式来实施mpl。
[0051]
如以上说明，第1实施方式的半导体集成电路10具有存储多种设定条件的存储区域100，并将从存储区域100中读出的特定的设定条件储存在设定寄存器131。因此，根据半导体集成电路10，容易切换储存在设定寄存器131的设定条件。例如，根据半导体集成电路10，出货测试结束后也能够变更por目标页面。
[0052]
另外，半导体集成电路10中，无须准备并运用对应于使用者的规格的多种出货测试。因此，能够削减对半导体集成电路10准备的出货测试的种类，使出货测试有效率。
[0053]
以下，参照图4的流程图，说明半导体集成电路10的试验方法的例子。以下，对利用半导体集成电路10与控制器20构成存储器系统1的状态下的半导体集成电路10的试验方法进行说明。半导体集成电路10处于安装在封装体的状态。
[0054]
步骤s10中，控制器20对半导体集成电路10的设定引脚200输入特定的信号电平的设定信号s。设定信号s的信号电平是根据半导体集成电路10所要求的规格来设定的。
[0055]
步骤s20中，选择电路110在存储多种设定条件的存储区域100中，选择存储在与设定信号s的信号电平对应的区域的特定的设定条件。选择电路110参照例如图2所示的设定信号s的信号电平与存储区域100的地址的对应等，选择特定的设定条件。
[0056]
步骤s30中，半导体集成电路10执行por。例如，控制器20将开始por的指令发送到半导体集成电路10。
[0057]
步骤s40中，选择电路110从存储区域100中读出选择电路110所选择的特定的设定条件。选择电路110将读出的特定的设定条件储存在设定寄存器131中。
[0058]
步骤s50中，设定电路132参照储存在设定寄存器131的特定的设定条件，设定半导体集成电路10的动作条件。
[0059]
步骤s60中，对按照设定电路132所设定的动作条件动作的半导体集成电路10，执行测试步骤。测试步骤中，例如实施半导体集成电路10的初期不良检测等各种检查，或针对每种产品来调整nand闪速存储器动作时的电压的设定值或执行动作的时序等特性。
[0060]
上文中，说明了由控制器20设定输入到设定引脚200的设定信号s的信号电平的情况。在晶片状态的半导体集成电路10的试验中，例如也可经由与半导体集成电路10接触的探针，将特定信号电平的设定信号s从测试器输入到设定引脚200。
[0061]
(第2实施方式)
[0062]
如图5所示，第2实施方式的半导体集成电路10a具有设定焊垫210。半导体集成电路10a中，选择电路110根据设定焊垫210的电位，选择储存在设定寄存器131中的设定条件。也就是说，图5所示的半导体集成电路10a代替设定引脚200而具有设定焊垫210，此点与图1所示的半导体集成电路10不同。
[0063]
设定焊垫210为了从存储在存储区域100的多种设定条件中选择储存在设定寄存器131的特定的设定条件，而设定为特定的电位。例如，可将设定为h电平的设定焊垫210连接于设定正电位的电源线vcc。另外，也可将设定为l电平的设定焊垫210连接于接地线gnd。
[0064]
例如图6所示，设定焊垫210的电位vs为“0”(l电平)的情况时，半导体集成电路10a也可设定qlc方式作为nand闪速存储器的存储方式。且，设定焊垫210的电位vs为“1”(h电平)的情况时，半导体集成电路10a也可设定ptlc方式作为nand闪速存储器的存储方式。
[0065]
图7表示将设定焊垫210的电位vs设定为l电平的例子。在设定了设定焊垫210的电位vs的状态下，就绪/忙碌引脚(r/b引脚)的信号电平从h电平变化为l电平。在r/b处于低电平的期间，将设定焊垫210的与电位vs的l电平对应的“0”的设定信号输入到选择电路110。
[0066]
此时，例如图8所示，也可电连接设定焊垫210与接地线gnd。由此，设定焊垫210的电位vs成为l电平。比较器220将设定焊垫210的电位vs与预先设定的基准电位加以比较，判定设定焊垫210的电位vs是h电平还是l电平。比较器220的判定结果的数据被发送到编码器230。编码器230执行从比较器220发送的数据的编码(编码化)。在设定焊垫210的电位vs为l电平的情况时，编码器230对选择电路110发送“0”作为设定信号。
[0067]
图9中示出将设定焊垫210的电位vs设定为h电平的例子。在r/b引脚处于低电平的期间，将设定焊垫210的与电位vs的h电平对应的“1”的设定信号输入到选择电路110。
[0068]
此时，例如图10所示，也可电连接设定焊垫210与电源线vcc。由此，设定焊垫210的电位vs成为h电平。比较器220判定设定焊垫210的电位vs为h电平。且，编码器230对选择电路110发送“1”作为设定信号。
[0069]
设定焊垫210与电源线等的电连接也可使用接合线等实现。使用接合线的连接例如可在将半导体集成电路10搭载在封装体的组装时的引线接合步骤等中实施。也就是说，在半导体集成电路10a的组装阶段，也可根据出货地的规格，分配与设定焊垫210电连接的电源线的种类。
[0070]
如上所述，为了设定半导体集成电路10a的动作条件，将设定焊垫210的电位视为比特。上文中，说明了设定焊垫210为1个的情况，但也可准备与存储在存储区域100的设定条件的种类的数量对应个数的设定焊垫210。
[0071]
例如，将3个设定焊垫210配置在半导体集成电路10a的情况时，设定焊垫210的电位分别是h电平、h电平、l电平。对各个设定焊垫210的电位vs，比较器220判定为h电平与l电平。且，编码器230将数字信号“110”作为设定信号发送到选择电路110。
[0072]
第2实施方式的半导体集成电路10a中，例如在封装时的引线接合步骤中，对设定焊垫210的电位vs进行设定。因此，半导体集成电路10a中，出货测试或使用者使用时无须mpl等预备动作。此处，“预备动作”是例如利用控制器20等改变储存在半导体集成电路10a的设定寄存器131的设定条件的动作。因此，根据半导体集成电路10a，出货测试或使用者使用时的效率提高。
[0073]
另外，半导体集成电路10a中，对实施了出货测试之后的产品，例如能够通过封装时的设定焊垫210的电位vs的设定来变更nand闪速存储器的存储方式。因此，无须再实施伴随出货地变更的出货测试。
[0074]
此外，第2实施方式的半导体集成电路10a与第1实施方式的半导体集成电路10实质上相同，省略重复的记载。例如，根据半导体集成电路10a，能够使对出货测试准备的测试系统设为1种，故能够减少构筑及管理测试系统的成本。
[0075]
另，图5中虽示出半导体集成电路10a不具有设定引脚200的例子，但半导体集成电路10a也可具有设定焊垫210与设定引脚200这两者。例如，可利用设定焊垫210与设定引脚200的任一个，设定nand闪速存储器动作时的电压或设定执行动作的时序的条件。且，也可利用设定焊垫210与设定引脚200中的另一个，设定nand闪速存储器的存储方式。
[0076]
在半导体集成电路10a配置着设定焊垫210与设定引脚200这两者的情况时，在设
定焊垫210的设定已确定的封装之后，能够通过设定引脚200的设定来选择半导体集成电路10a的动作条件。例如，能够在通过设定焊垫210的设定选择nand闪速存储器的存储方式之后，通过设定引脚200的设定来储存设定寄存器131所期望的设定条件。
[0077]
(其它实施方式)
[0078]
以上说明中，将供输入设定信号s的设定引脚200设为专用引脚，但亦可不对设定引脚200准备专用引脚。例如，也可使用por时未使用的半导体集成电路10的引脚作为设定引脚200。
[0079]
另外，上文中，虽说明半导体集成电路10为nand闪速存储器的情况，但半导体集成电路10也可为其它型式的存储器装置。另外，半导体集成电路10也可为除存储器装置以外的装置。
[0080]
以上，虽已对本发明的若干实施方式进行了说明，但所述实施方式是作为例子提出，并未意图限定发明的范围。所述实施方式能以其它各种方式实施，且能在不脱离发明主旨的范围内进行各种省略、替换及变更。所述实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0081]
[符号的说明]
[0082]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器系统
[0083]
10
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体集成电路
[0084]
20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
控制器
[0085]
100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储区域
[0086]
110
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
选择电路
[0087]
130
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
逻辑电路
[0088]
131
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
设定寄存器
[0089]
132
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
设定电路
[0090]
140a
ꢀꢀꢀꢀꢀꢀꢀꢀ
第1存储单元阵列
[0091]
140b
ꢀꢀꢀꢀꢀꢀꢀꢀ
第2存储单元阵列
[0092]
201
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1设定引脚
[0093]
202
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2设定引脚
[0094]
203
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第3设定引脚
[0095]
210
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
设定引脚。