半导体结构的制作方法及半导体结构与流程

1.本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。


背景技术：

2.动态随机存储器(dynamic random access memory，简称dram)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。其中，动态随机存储器包括重复设置的多个存储单元，每个存储单元均包括一个晶体管和一个电容器，电容器通过电容接触区、电容接触结构与晶体管的源、漏极连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也朝着符合高集成度、高密度、小型化的趋势发展。
3.随着半导体工艺的发展，半导体器件的尺寸越来越小，栅极诱导漏极泄漏(gate induced drain leakage，gidl)等问题会对半导体结构的形成产生较大的不利影响，降低了半导体结构的性能和良率。


技术实现要素：

4.以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
5.本公开提供了一种半导体结构的制作方法及半导体结构。
6.本公开的第一方面提供了一种半导体结构的制作方法，所述制作方法包括：
7.提供基底；
8.于所述基底上形成多个硅柱，多个所述硅柱阵列排布；
9.对所述硅柱进行预设处理，形成有源柱，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
10.于所述第二段和所述第三段的侧壁上形成栅氧化层；
11.于所述栅氧化层上形成栅介质层，沿第一方向，所述栅介质层的长度小于所述栅氧化层的长度，所述栅介质层的顶面与所述第三段的顶面平齐。
12.根据本公开的一些实施例，所述对所述硅柱进行预设处理，形成有源柱，包括：
13.对所述硅柱进行氧化工艺处理，其中，以垂直于第一方向的平面为横截面，所述有源柱的横截面形状包括圆形。
14.根据本公开的一些实施例，所述于所述基底上形成多个硅柱，包括：
15.于所述基底内形成多个位线隔离沟槽，多个所述位线隔离沟槽沿第二方向间隔设置，相邻所述位线隔离沟槽之间的所述基底构成条状体；
16.于所述基底内形成多个字线隔离沟槽，多个所述字线隔离沟槽沿第三方向间隔设置，以将所述条状体分隔成多个硅柱，其中，沿第一方向，所述字线隔离沟槽的深度小于所述位线隔离沟槽的深度。
17.根据本公开的一些实施例，所述半导体结构的制作方法还包括：
18.于所述位线隔离沟槽内形成第一隔离层，所述第一隔离层的顶面与所述字线隔离沟槽的底面平齐；
19.于所述字线隔离沟槽内进行离子注入工艺，以在所述第一段的底面形成位线，其中，所述位线为多个，多个所述位线沿第二方向间隔设置。
20.根据本公开的一些实施例，所述半导体结构的制作方法还包括：
21.于所述基底内形成位线隔离结构，多个所述位线隔离结构沿第二方向间隔设置。
22.根据本公开的一些实施例，所述于所述基底内形成位线隔离结构，包括：
23.于所述第一隔离层的顶面上和所述字线隔离沟槽内形成第二初始隔离层；
24.沿第一方向，去除部分所述第二初始隔离层，被保留下来的所述第二初始隔离层形成第二隔离层；
25.其中，沿第一方向，位于位线隔离沟槽内的所述第一隔离层和所述第二隔离层形成位线隔离结构，所述第二隔离层的顶面与所述第一段和所述第二段的交界位置平齐。
26.根据本公开的一些实施例，所述于所述第二段和所述第三段的侧壁上形成栅氧化层，包括：
27.利用原子层沉积工艺于所述有源柱上形成初始栅氧化层，所述初始栅氧化层包裹住所述第二段的侧壁、以及所述第三段的侧壁和顶面；
28.去除部分所述初始栅氧化层，暴露所述第二隔离层的顶面，被保留下来的所述初始栅氧化层形成栅氧化层。
29.根据本公开的一些实施例，所述第二隔离层的顶面与所述栅氧化层的侧壁之间形成填充区；
30.所述于所述栅氧化层上形成栅介质层，包括：
31.于所述填充区内形成第一初始字线；
32.去除部分所述第一初始位线，被保留下来的所述第一初始字线形成第一字线，其中，所述第一字线的顶面与所述第二段的预设位置平齐，所述第一字线与与其相邻的所述栅氧化层之间形成第一沟槽；
33.去除位于所述第三段顶面上的所述栅氧化层；
34.于所述第一沟槽的侧壁上形成栅介质层。
35.根据本公开的一些实施例，所述第一字线的顶面和所述栅介质层的侧壁之间形成第二沟槽；
36.所述半导体结构的制作方法还包括：
37.于所述第二沟槽内形成第二初始字线；
38.去除部分所述第二初始字线，被保留下来的所述第二初始位线形成第二字线，其中，所述第二字线的顶面与所述第二段和所述第三段的交界位置平齐，所述第一字线和所述第二字线形成初始字线结构。
39.根据本公开的一些实施例，所述半导体结构的制作方法还包括：
40.于所述初始字线结构上形成第三初始隔离层；
41.去除部分所述第三初始隔离层和部分所述初始字线结构，以在所述基底上形成多个第三沟槽，所述第三沟槽的底部暴露出所述第二隔离层，沿第三方向，多个所述第三沟槽
间隔设置，且多个所述第三沟槽与多个所述初始字线结构一一对应；
42.于所述第三沟槽内形成第四隔离层；
43.其中，被保留下来的所述初始字线结构形成两条字线，被保留下来的所述第三初始隔离层形成第三隔离层，所述第三隔离层和所述第四隔离层形成字线隔离结构。
44.根据本公开的一些实施例，所述第二隔离层的顶面与所述栅氧化层的侧壁之间形成填充区；
45.所述于所述栅氧化层上形成栅介质层，包括：
46.于所述填充区内形成牺牲层，所述牺牲层的顶面与所述第二段的预设位置处平齐；
47.去除部分所述栅氧化层，以暴露出所述有源柱的顶面；
48.形成栅介质层，所述栅介质层的底面与所述牺牲层的顶面连接，所述栅介质层位于包裹在部分所述第二段和所述第三段侧壁上的所述栅氧化层的外侧；
49.去除所述牺牲层，所述栅介质层的侧壁与原本被所述牺牲层覆盖的所述栅氧化层的侧壁形成第四沟槽。
50.根据本公开的一些实施例，所述半导体结构的制作方法还包括：
51.于所述第四沟槽内形成字线隔离结构，多个所述字线隔离结构沿第三方向间隔设置。
52.根据本公开的一些实施例，所述于所述第四沟槽内形成字线隔离结构，包括：
53.于所述第四沟槽内形成初始字线，多个所述初始字线沿第三方向间隔设置；
54.沿第一方向，去除部分所述初始字线，被保留下来的初始字线形成中间字线，所述中间字线和所述栅介质层的侧壁之间形成第五沟槽；
55.于所述第五沟槽内形成第五初始隔离层；
56.沿第一方向，去除部分所述第五初始隔离层和部分所述中间字线，形成沿第三方向间隔设置的多个第六沟槽，所述第六沟槽的底部暴露出所述第二隔离层的顶面，被保留下来的所述第五初始隔离层形成第五隔离层，被保留下来的所述中间字线形成两条字线；
57.于所述第六沟槽内形成第六隔离层，所述第六隔离层和所述第五隔离层形成所述字线隔离结构。
58.本公开的第二方面提供了一种半导体结构，所述半导体结构包括：
59.基底；
60.有源柱，所述有源柱的个数为多个，多个所述有源柱阵列排布在所述基底内，其中，沿第一方向，所述有源柱包括顺序连接的第一段、第二段和第三段；
61.栅氧化层，所述栅氧化层包裹所述第二段和所述第三段的侧壁上；
62.栅介质层，所述栅介质层设置在所述栅氧化层的外侧，沿第一方向，所述栅介质层的长度小于所述栅氧化层的长度，所述栅介质层的顶面与所述第三段的顶面平齐。
63.根据本公开的一些实施例，所述半导体结构还包括多个位线，多个位线沿第二方向间隔设置，所述位线位于所述有源柱的底端。
64.根据本公开的一些实施例，所述半导体结构还包括位线隔离结构；
65.所述位线隔离结构包括第一隔离层和第二隔离层，所述第一隔离层位于所述基底和所述位线的底面之间，所述第二隔离层位于所述第一隔离层上，且所述第二隔离层的顶
面与所述第一段的顶面平齐。
66.根据本公开的一些实施例，所述半导体结构还包括字线，所述字线包括第一字线和第二字线，所述第一字线靠近所述第一段设置，所述第二字线靠近所述第三段设置，以垂直于第二方向的平面为纵截面，所述第一字线的纵截面的面积大于所述第二字线的纵截面的面积。
67.根据本公开的一些实施例，所述半导体结构还包括多个字线隔离结构，所述字线隔离结构包括第三隔离层和第四隔离层，所述第三隔离层位于所述第二字线的顶面上，所述第四隔离层位于相邻的所述字线之间。
68.本公开实施例所提供的半导体结构的制作方法及半导体结构中，在有源柱的第二段和第三段的侧壁上形成栅氧化层，而后在栅氧化层的侧壁上形成栅介质层，其中，栅介质层的长度小于栅氧化层的长度，并且栅介质层的顶面与第三段的顶面平齐，从而使得第二段两端的电容量不同，进而导致第二段两端的电势不同，从而有利于控制半导体结构的关断电流，减少栅极诱导漏极泄露电流和带间隧穿的问题，提高半导体结构的性能和良率。
69.在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
70.并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
71.图1是根据一示例性实施例示出的半导体结构的制作方法的流程图。
72.图2是根据一示例性实施例示出的半导体结构的制作方法中形成条状体的示意图。
73.图3是根据一示例性实施例示出的半导体结构的制作方法中形成硅柱的俯视图。
74.图4是根据一示例性实施例示出的半导体结构的制作方法中形成有源柱的俯视图。
75.图5是图4中a-a方向形成位线和第二初始隔离层的剖视图。
76.图6是图4中b-b方向形成位线和第二初始隔离层的剖视图。
77.图7是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第二隔离层的示意图。
78.图8是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成位线隔离结构的示意图。
79.图9是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成初始栅氧化层的示意图。
80.图10是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成初始栅氧化层的示意图。
81.图11是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成栅氧化层的示意图。
82.图12是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成栅氧化
层的示意图。
83.图13是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第一字线的示意图。
84.图14是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成第一字线的示意图。
85.图15是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成栅介质层的示意图。
86.图16是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成栅介质层的示意图。
87.图17是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成初始字线结构的示意图。
88.图18是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成初始字线结构的示意图。
89.图19是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第三初始隔离层的示意图。
90.图20是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成第三初始隔离层的示意图。
91.图21是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成字线的示意图。
92.图22是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成字线隔离结构的示意图。
93.图23是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成牺牲层的示意图。
94.图24是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成牺牲层的示意图。
95.图25是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成栅介质层的示意图。
96.图26是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成栅介质层的示意图。
97.图27是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第四沟槽的示意图。
98.图28是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成第四沟槽的示意图。
99.图29是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成中间字线的示意图。
100.图30是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成中间字线的示意图。
101.图31是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第五初始隔离层的示意图。
102.图32是根据一示例性实施例示出的半导体结构的制作方法中沿y方向形成五初始隔离层的示意图。
103.图33是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第五隔离层、第六沟槽和字线的示意图。
104.图34是根据一示例性实施例示出的半导体结构的制作方法中沿z方向形成第六隔离层的示意图。
105.附图标记：
106.10、基底；20、硅柱；30、位线隔离沟槽；40、条状体；50、字线隔离沟槽；60、有源柱；70、位线；80、位线隔离结构；81、第一隔离层；82、第二隔离层；82a、第二初始隔离层；90、栅氧化层；91、初始栅氧化层；100、栅介质层；110、填充区；120、字线；121、第一字线；122、第二字线；12a、初始字线结构；12b、中间字线；130、第一沟槽；140、字线隔离结构；150、第二沟槽；160、第三隔离层；161、第三初始隔离层；170、第三沟槽；180、第四隔离层；190、牺牲层；200、第四沟槽；210、第五沟槽；220、第五隔离层；221、第五初始隔离层；230、第六沟槽；240、第六隔离层；601、第一段；602、第二段；603、第三段。
具体实施方式
107.为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
108.动态随机存储器(dynamic random access memory，简称dram)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。其中，动态随机存储器包括重复设置的多个存储单元，每个存储单元均包括一个晶体管和一个电容器，电容器通过电容接触区、电容接触结构与晶体管的源、漏极连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也朝着符合高集成度、高密度、小型化的趋势发展。
109.相关技术中，晶体管可理解为用半导体材料制作的电流开关结构，在晶体管的源极与漏极之间，设有金属栅极，可利用金属栅极来控制电流在源极与漏极之间的通断。其中一种晶体管为gaa晶体管(gate-all-around，gaa晶体管)，采用环绕式栅极技术。随着半导体工艺的发展，半导体器件的尺寸越来越小，gaa晶体管的结构在形成过程中存在栅极诱导漏极泄漏(gate induced drain leakage，gidl)的问题，上述gaa晶体管的栅极诱导漏极泄漏会降低半导体结构的性能和良率。
110.为了解决上述技术问题之一，公开示例性的实施例中提供了一种半导体结构的制作方法，下面结合图1-图34对半导体结构的制作方法进行介绍。
111.本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(dram)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构，比如为gaa晶体管或垂直环栅晶体管等。
112.如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如
下的步骤：
113.步骤s100：提供基底。
114.步骤s200：于基底上形成多个硅柱，多个硅柱阵列排布。
115.步骤s300：对硅柱进行预设处理，形成有源柱，沿第一方向，有源柱包括顺序连接的第一段、第二段和第三段。
116.步骤s400：于第二段和第三段的侧壁上形成栅氧化层。
117.步骤s500：于栅氧化层上形成栅介质层，沿第一方向，栅介质层的长度小于栅氧化层的长度，栅介质层的顶面与第三段的顶面平齐。
118.本实施例中，在有源柱的第二段和第三段的侧壁上形成栅氧化层，而后在栅氧化层的侧壁上形成栅介质层，其中，栅介质层的长度小于栅氧化层的长度，并且栅介质层的顶面与第三段的顶面平齐，从而使得第二段两端的电容量不同，进而导致第二段两端的电势不同，从而有利于控制半导体结构的关断电流，减少栅极诱导漏极泄露电流和带间隧穿的问题，提高半导体结构的性能和良率。
119.根据一个示例性实施例，本实施例是对上文中步骤s100的进一步说明。
120.如图2所示，在步骤2100中，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。在本实施例中基底10采用硅材料，而本实施例采用硅材料作为基底10是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
121.根据一个示例性实施例，本实施例是对上文中步骤s200的进一步说明。
122.如图2和图3所示，在步骤s200中，在基底10上形成硅柱20。其中，硅柱20的个数为多个，多个硅柱20呈阵列排布在基底10上，即，多个硅柱20可以按多行多列的方式进行排布。
123.在本实施例中，参照图2所示，本实施例中的描述以图中示出的方位为例，第三方向z为平行于基底10的前侧面的延伸方向。第二方向y和第三方向z在同一水平面上相交，其中，第二方向y可以与第三方向z呈预定角度相交设置，比如，第二方向y与第三方向z相互垂直设置。
124.在一些实施例中，于基底10上形成硅柱20可以采用以下方法：
125.首先，在基底10内形成多个位线隔离沟槽30，多个位线隔离沟槽30沿第二方向y间隔设置。参照图2所示，以图中示出的方位为例，第二方向y为垂直于基底10的前侧面的延伸方向。相邻位线隔离沟槽30之间的基底10形成条状体40。
126.其中，于基底10上形成位线隔离沟槽30的过程中，可以在基底10上形成具有掩膜图案的掩膜层，将自基底10的顶面至基底10的底面的方向作为延伸方向，沿着延伸方向，根据掩膜图案去除部分基底10，形成沿第二方向y间隔设置的多个位线隔离沟槽30。
127.然后，参照图3所示，于基底10内形成多个字线隔离沟槽50。多个字线隔离沟槽50沿第三方向z间隔设置。利用沿第三方向z设置字线隔离沟槽50将条状体40分隔成多个硅柱20。在本实施例中，沿第一方向x，字线隔离沟槽50的深度小于位线隔离沟槽30的深度。
128.其中，于基底10上形成字线隔离沟槽50的过程中，可以在基底10上形成具有掩膜图案的掩膜层，将自基底10的顶面至基底10的底面的方向作为延伸方向，沿着延伸方向，根
据掩膜图案去除部分基底10，形成沿第三方向z间隔设置的多个字线隔离沟槽50。
129.在本实施例中，通过在基底10上形成沿第二方向y间隔设置的位线隔离沟槽30和沿第三方向z间隔设置的多个字线隔离沟槽50。相邻位线隔离结构30和相邻字线隔离沟槽50之间的基底10形成硅柱20，该硅柱20的形成工艺简单，且便于控制和操作。其中，在一个示例中，第二方向y与第三方向z垂直设置，由此，在基底10上形成阵列排布的硅柱20，以垂直于第一方向x的平面为横截面，硅柱20的横截面形状包括方形。
130.需要说明的是，在一些实施例中，硅柱20可以是在基底10的顶面上通过硅外延生成工艺形成的，或者，也可以是通过在基底10的顶面上沉积多层功能层，然后刻蚀去除部分功能层，使得在基底10上形成呈多行多列方式排布的多个硅柱20。
131.根据一个示例性实施例，本实施例是对上文中步骤s300的进一步说明。
132.在步骤s300中，如图4所示，对硅柱20进行预设处理，使硅柱20形成有源柱60。即，对硅柱20进行氧化工艺处理后，在进行刻蚀或清洗工艺，使得硅柱20形成有源柱60。通过氧化工艺处理将硅柱20的棱角钝化，使得硅柱20的横截面形状由方形转变为圆形。其中，有源柱60的横截面形状还可以包括椭圆形。
133.需要说明的是，在一些实施例中，氧化工艺处理包括热氧化工艺处理或水蒸气氧化工艺处理，在氧化工艺处理中，硅柱20暴露在外界，通过热氧化或者水蒸气氧化，使得硅柱20的表面形成一层氧化物层，比如氧化硅，而后可以通过刻蚀或清洗工艺去除该氧化物层，从而使得硅柱20的棱角钝化。
134.待硅柱20的氧化工艺处理制程结束后，再通过离子注入工艺对横截面形状为圆形的硅柱20进行处理，从而形成有源柱60。例如，首先，可以控制离子注入工艺中离子注入能量和注入掺杂离子的类型，以在硅柱20的底部形成第一部分；然后再控制离子注入工艺中离子注入能量和注入掺杂离子的类型，以在硅柱20的中部形成第二部分；最后，再控制离子注入工艺中离子注入能量和注入掺杂离子的类型，以在硅柱20的顶部形成第三部分。
135.其中，硅柱20的第一部分的掺杂离子的类型可以与第三部分的掺杂离子的类型相同，比如，第一部分和第三部分的掺杂离子可以包括n型离子。第二部分的掺杂离子与第一部分或第三部分的掺杂离子不同，比如，第二部分的掺杂离子可以包括p型离子。
136.需要说明的是，硅柱20的第一部分可以形成有源柱60的第一段601，硅柱20的第二部分可以形成有源柱60的第二段602，硅柱20的第三部分可以形成有源柱60的第三段603。
137.作为示例，第一段601可以作为源极区或漏极区中的一个。第二段602可以作为沟道区。第三段603可以作为源极区或漏极区中的另一个。比如，在本实施例中，第一段601作为漏极区，第三段603作为源极区。
138.在本实施例中，通过氧化工艺处理，使硅柱20的棱角钝化，可以提高后续有源柱60的附着能力，以便于后续形成的功能层比如介质层、字线、位线等与有源柱60进行良好的连接等，进而提高半导体结构的性能和良率。
139.如图5至图6所示，待有源柱60形成之后，在基底10内形成位线70。
140.在一些实施例中，位线70可以采用以下方法：
141.参照图6所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在位线隔离沟槽30内形成第一隔离层81。在一些示例中，可以先在位线隔离沟槽30内形成第一初始隔离层(图中未示出)，第一初始隔离层的顶面与硅柱20的顶面平齐。沿第一方向，通过
刻蚀去除部分第一初始隔离层，使被保留下来的第一初始隔离层的顶面与字线隔离沟槽50的底面平齐。而被保留下来的第一初始隔离层形成第一隔离层81。其中，第一隔离层81的材料包括但不限于氮化硅、二氧化硅或氮氧化硅。
142.而后，于字线隔离沟槽50内进行离子注入工艺，以在第一段601的底面形成位线70，其中，位线70为多个，多个位线70沿第二方向y间隔设置。
143.在一些实施例中，可以利用离子注入工艺在字线隔离沟槽50的底部注入钴(co)或镍铂合金(nipt)等，钴(co)或镍铂合金(nipt)与基底10反应形成硅化钴(cosi)或铂镍硅化物(ptnisi)。然后，经退火处理后硅化钴(cosi)或铂镍硅化物(ptnisi)会向基底10内的有源柱20的底面扩散，从而形成一条位线70。位线70可以与后续形成的沿第三方向z延伸的且处于同一直线的多个有源柱的第一段连接。
144.其中，在本实施例中的位线的形成方法简单且便于控制和操作。需要说明的是，该位线可与后续所形成的有源柱中的漏极相连，晶体管的栅极与字线相连，源极与电容结构相连，字线上的电压信号传输给晶体管的栅极，进而控制晶体管的打开或关闭，进而通过位线读取存储在电容结构中的数据信息，或者通过位线将数据信息写入到电容结构中进行存储。
145.如图5至图8所示，待位线70形成之后，为了实现相邻位线70之间的绝缘，在基底10内形成位线隔离结构80。其中，位线隔离结构80为多个，并沿第二方向y间隔设置。
146.在一些实施例中，位线隔离结构80可以采用以下方法：
147.参照图5和图6所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第一隔离层81的顶面上以及字线隔离沟槽50内形成第二初始隔离层82a。
148.参照图7和图8所示，沿第一方向x，通过刻蚀去除部分第二初始隔离层82a。其中，第二初始隔离层82a的刻蚀终点位于第一段201和第二段202的交界位置处。被保留下来的第二初始隔离层82a形成第二隔离层82，也就是说第二隔离层82的顶面与第一段201的顶面平齐。
149.其中，第二隔离层82的材料可以包括但不限于氮化硅、二氧化硅或氮氧化硅。第一隔离层81和第二隔离层82的材料可以相同，也可以不相同。在一些实施例中，第二隔离层82和第一隔离层81的材料相同，降低位线隔离结构80的沉积工序。
150.参照图8所示，沿第一方向x，位于位线隔离沟槽30内的第一隔离层81和第二隔离层82形成位线隔离结构80。
151.根据一个示例性实施例，本实施例是对上文中步骤s400的进一步说明。
152.在步骤s400中，如图9至图12所示，在有源柱60的第二段602和第三段603的侧壁上形成栅氧化层90。
153.其中，栅氧化层90的形成可以采用以下方法：
154.经上述形成位线隔离结构80的步骤之后，有源柱60的第二段602和第三段603暴露在外界。而后，通过原子层沉积工艺对暴露在外界的有源柱60上形成初始栅氧化层91。其中，初始栅氧化层91包裹住有源柱60的第二段602的侧壁、第三段603的侧壁和顶面上、以及第二隔离层82的顶面上。
155.而后，沿第一方向x，刻蚀去除第二隔离层82顶面上的初始栅氧化层91。被保留下来的初始栅氧化层91形成栅氧化层90。
156.利用原子层沉积工艺形成的栅氧化层90能够在厚度较薄的条件下对有源柱60的第二段602进行有效的隔离保护，避免占据较大的空间，有利于后续实现其他结构层的填充或形成。其中，栅氧化层90的材料可以包括但不限于二氧化硅、一氧化硅、氧化铪或氧化钛。
157.根据一个示例性实施例，本实施例是对上文中步骤s500的进一步说明。
158.在步骤s500中，如图13至图16所示，在栅氧化层90上形成栅介质层100。沿第一方向x，栅介质层100的长度小于栅氧化层90的长度，栅介质层100的顶面与第三段603的顶面平齐。
159.其中，栅介质层100的形成可以采用以下方法：
160.参照图12所示，在栅氧化层90形成之后，第二隔离层82的顶面和栅氧化层90的侧壁之间形成填充区110。
161.首先，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在填充区110内沉积第一初始字线(图中未示出)。
162.而后，参照图13和图14所示，沿第一方向x，刻蚀去除部分第一初始字线。其中，第一初始字线的刻蚀终点与第二段602的预设位置平齐。被保留下来的第一初始字线形成第一字线121。其中，在本步骤中，第二段602的预设位置可以是其沿第一方向x的高度的三分之一至三分之二位置。在一个示例中，第二段的预设位置是其高度的二分之一位置处，即，第一字线121的顶面与第二段602沿第一方向x的二分之一处的高度平齐。第一字线121同与其相邻的栅氧化层90之间形成第一沟槽130。其中，第一字线121的材料可以包括但不限于钨或多晶硅。
163.然后，利用化学机械研磨对栅氧化层90的顶面进行处理，以去除位于有源柱60的第三段603顶面上的栅氧化层90。
164.最后，参照图15和图16所示，在第一沟槽130的侧壁上形成栅介质层100。而在栅介质层100形成过程中，可以通过原子层沉积工艺在第一沟槽130内形成初始栅介质层(图中未示出)。初始栅介质层覆盖在栅氧化层90的侧壁以及第三段603的顶面、以及第一字线121的顶面上。而后，通过刻蚀去除位于第三段603顶面以及第一字线121顶面上的初始栅介质层，保留位于第一沟槽130侧壁上的初始栅介质层。被保留下来的初始栅介质层形成栅介质层100，栅介质层100的底面与第一字线121连接，栅介质层100的顶面与第三段603的顶面平齐。
165.其中，栅介质层100的材料可以包括但不限于电介质材料或高k材料，通过电介质材料或高k材料形成的栅氧化层90有利于提高后续形成的电容器的电容量。需要说明的是，电介质材料可以由诸如氮化硅等高k电介质材料形成，或者，电介质材料可以包括但不限于氧化钽、氧化铌、氧化钛、氧化钡、氧化锶、氧化镧、氧化镨或者钛酸锶钡。高k材料包括但不限于氧化锆、氧化铪、氧化钛锆、氧化钌或氧化铝。
166.由于在栅介质层100形成之前，先在填充区110内形成第一字线121，第一字线121遮挡部分第二段602，从而使得栅介质层100在第一方向x上的长度小于栅氧化层90的长度。
167.在相关技术中，gaa晶体管中存在有栅极诱导漏极泄露电流(gidl)的问题，而该类晶体管产生栅极诱导漏极泄露电流的原因是：由于栅氧化层的厚度较小，导致栅氧化层的存储电荷的能力下降，当gaa晶体管处于静态时，栅极产生的电子或者少数的载流体会通过栅氧化层进入晶体管的漏极中，使得晶体的漏极形成高电场效应，导致漏极发生泄露电流。
而在本实施例中，通过在有源柱60的第二段602和第三段603的侧壁上形成栅氧化层90，而后，在栅氧化层90的侧壁上形成栅介质层100，栅介质层100由电介质材料或高k材料形成，从而有效提高后续电容器的电容量，防止半导体结构中栅极所产生的电子或者少数载流体通过栅氧化层90进入源极或漏极中，从而有效降低了栅极诱导漏极泄露电流，提高了半导体结构的性能和良率。
168.如图15至图22所示，在一些实施例中，为了实现后续形成的相邻字线120之间绝缘，在基底10内形成字线隔离结构140。
169.在一些实施例中，字线隔离结构140的形成可以采用以下方法：
170.参照图15和图16所示，待栅介质层100形成之后，第一字线121的顶面和栅介质层100的侧壁之间形成第二沟槽150。
171.首先，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第二沟槽150内形成第二初始字线(图中未示出)。第二初始字线填充满第二沟槽150，且第二初始字线为多个，并沿第三方向z间隔设置。
172.参照图17和图18所示，沿第一方向x，刻蚀去除部分第二初始字线。其中，第二初始字线的刻蚀终点与第二段602和第三段603的交界位置平齐。被保留下来的第二初始字线形成第二字线122。其中，第二字线122的材料包括但不限于钨或多晶硅。
173.其中，第二字线122和第一字线121形成初始字线结构12a。
174.而后，参照图19和图20所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在初始字线结构12a的顶面上形成第三初始隔离层161。第三初始隔离层161的顶面与有源柱60的顶面平齐。
175.参照图21所示，沿第一方向x，刻蚀去除部分第三初始隔离层161和部分初始字线结构12a，从而在基底10上形成多个第三沟槽170。其中，第三沟槽170的底部暴露出第二隔离层82的顶面。多个第三沟槽170沿第三方向z间隔设置，并且多个第三沟槽170与多个初始字线结构12a一一对应设置。
176.最后，参照图22所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第三沟槽170内形成第四隔离层180，第四隔离层180的顶面与有源柱60的顶面平齐。
177.在第四隔离层180形成之后，第四隔离层180将字线隔离沟槽50内的初始字线结构12a分隔成两条字线120。被保留下来的第三初始隔离层161形成第三隔离层160，第三隔离层160和第四隔离层180形成字线隔离结构140。其中，第三隔离层160的材料可以包括但不限于氮化硅、二氧化硅或氮氧化硅。而第四隔离层180的材料包括氮化物、氧化物、高介电常数(high-k)介电材料或其他合适的绝缘材料。
178.相关技术中，双功函数的栅极结构一般是通过在栅极处沉积不同材料的字线金属层得到的，而沉积不同材料的金属层所需要的工艺相对复杂，并且不同材料的金属层之间因扩散问题需要做隔离层。
179.在本实施例中，字线120为两次沉积形成，且均选用金属钨或多晶硅材料，通过金属钨或多晶硅等材料所形成的字线的厚度不会对字线120的电势产生影响。同时，通过在第二段602和第三段603的侧壁上形成栅氧化层90，而后，在与第二段602的第二子段相对应的侧壁以及第三段603相对应的侧壁上的栅氧化层90上形成栅介质层100，使得第二段602的不同位置的储存电荷的容量不同，第三段603以及与第三段603连接的第二段602的部分的
储存电荷的容量大于与第一段601连接的第二段602的部分的储存电荷的容量，从而形成一种功能符合双功函数功能的栅极结构，不仅加工工艺简单且更易于控制和实现。
180.因此，由本实施例的半导体结构所形成的晶体管，如gaa晶体管在使用时，靠近源极处的沟道区的储存电荷的容量增加，为了晶体管的导通，那么在该端附加的开启电压vt就会增加，相应的就会使靠近第三段603的那部分字线120的电势升高，进而使得第二段602两端相对应的字线120之间形成电势差。
181.进一步地，当源极端附件的开启电压vt增加时，会使得源极端的源极电压vs增加。关断电流(i off)与与源极电压vs存在如以下公式中示出的关系，即：
182.i off
ꢀ∝
e-(vs*ε/kt)
183.其中，ε/kt为常数，约为0.0256。因此，当源极端的源极电压vs增加时，关断电流(i off)会减小，由于关断电流和源极电压vs满足e的指数关系，所以当晶体管的源极端的栅氧化层的厚度增加时，关断电流会呈指数级降低，从而便于控制半导体结构的关断电流，进而减少半导体结构的栅极诱导漏极泄露电流和带间隧穿，提高半导体结构的性能和良率。
184.如图23至图34所示，在另一些实施例中，形成栅介质层100还可以采用以下方法：
185.待上述实施例中的栅氧化层90形成之后，第二隔离层82的顶面和栅氧化层90的侧壁之间形成填充区110。
186.参照图23和图24所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在填充区110内形成牺牲层190。在一些实施例中，可以先在填充区110内形成初始牺牲层(图中未示出)，初始牺牲层填充满填充区110。而后，通过刻蚀去除部分初始牺牲层，其中，初始牺牲层的刻蚀终点与第二段602的预设位置处平齐。被保留下来的初始牺牲层形成牺牲层190。其中，牺牲层190的材料可以包括但不限于氮化物或氮氧化物。
187.需要说明的是，本实施例第二段602的预设位置可以是其高度的三分之一至三分之二。在一个实施例中，第二段602的预设位置是其高度的二分之一位置处。即，牺牲层190的顶面与第二段602沿第一方向x的二分之一处的高度平齐。
188.通过化学机械研磨对栅氧化层90的顶面进行处理，以去除位于有源柱60的第三段603顶面上的栅氧化层90。
189.而后，参照图25和图26所示，在栅氧化层90的侧壁上形成栅介质层100。其中，在栅介质层100的形成过程中，可以通过原子层沉积工艺在第一沟槽130内形成初始栅介质层(图中未示出)。初始栅介质层覆盖在栅氧化层90的侧壁以及第三段603的顶面、以及牺牲层190的顶面上。而后，通过刻蚀去除位于第三段603顶面以及第一字线121顶面上的初始栅介质层，保留位于栅氧化层90侧壁上的初始栅介质层。被保留下来的初始栅介质层形成栅介质层100，栅介质层100的底面与牺牲层190连接，栅介质层100的顶面与第三段603的顶面平齐，使得第二段602两端的电容量不同，进而导致第二段602两端的电势不同，从而有利于控制半导体结构的关断电流，减少栅极诱导漏极泄露电流和带间隧穿的问题，提高半导体结构的性能和良率。
190.然后，参照图27和图28所示，沿第一方向x，通过刻蚀去除牺牲层190。栅介质层100的侧壁与原本牺牲层190覆盖的栅氧化层90的侧壁之间形成第四沟槽200。
191.最后，在第四沟槽200内形成字线隔离结构140。其中，字线隔离结构140为多个并沿第三方向z间隔设置。
192.在一些实施例中，字线隔离结构140可以采用以下方法：
193.参照图29和图30所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第四沟槽200内形成初始字线(图中未示出)。多个初始字线沿第三方向z间隔设置。
194.而后，沿第一方向x，通过刻蚀去除部分初始字线，被保留下来的初始字线形成中间字线12b。需要说明的是，初始字线的刻蚀终点与第二段602和第三段603的交界位置平齐。中间字线12b与栅介质层100的侧壁之间形成第五沟槽210。
195.然后，参照图31和图32所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第五沟槽210内形成第五初始隔离层221。需要说明的是，在一个实施例中，第五初始隔离层221可以与上述实施例中的第三初始隔离层161相同。
196.参照图33所示，沿第一方向x，通过刻蚀去除部分第二初始隔离层221和部分中间字线12b，形成多个沿第三方向z间隔设置的第六沟槽230。其中，第六沟槽230的底部暴露出第二隔离层82的顶面。被保留下来的第五初始隔离层221形成第五隔离层220。被保留下来的中间字线12b形成两条字线120。
197.最后，参照图34所示，通过原子层沉积工艺、物理气相沉积工艺或化学气相沉积工艺在第六沟槽230内形成第六隔离层240。第六隔离层240和第五隔离层220形成字线隔离结构140。其中，第六隔离层240的材料包括氮化物、氧化物、高介电常数(high-k)介电材料或其他合适的绝缘材料。
198.本实施例中，字线120为一次沉积形成，工艺简单且便于控制字线120的形成质量。其中，字线120的材料可以包括但不限于金属钨或多晶硅。
199.如图20和图22所示，本公开一示例性的实施例提供了一种半导体结构，其中，该半导体结构包括：基底10、有源柱60、栅氧化层90和栅介质层100。
200.其中，有源柱60的个数为多个，多个有源柱60阵列排布在基底10内。沿第一方向，有源柱60包括顺序连接的第一段601、第二段602和第三段603。其中，第一段601与基底10连接，第一段601可以形成有源柱60的漏极，第二段602可以形成有源柱60的沟道区，第三段603可以形成有源柱60的源极。
201.栅氧化层90设置第二段602和第三段603的侧壁上。
202.栅介质层100设置在栅氧化层90的外侧。沿第一方向x，栅介质层100的长度小于栅氧化层90的长度，其中，栅介质层100的顶面与第三段603的顶面平齐。
203.本实施例中，在有源柱的第二段和第三段的侧壁上形成栅氧化层，而后在栅氧化层的侧壁上形成栅介质层，其中，栅介质层的长度小于栅氧化层的长度，并且栅介质层的顶面与第三段的顶面平齐，从而使得第二段两端的电容量不同，进而导致第二段两端的电势不同，从而有利于控制半导体结构的关断电流，减少栅极诱导漏极泄露电流和带间隧穿的问题，提高半导体结构的性能和良率。
204.如图20和图22所示，在一些实施例中，半导体结构还包括多个位线70。多个位线70沿第二方向y间隔设置。位线70设在有源柱60的下方，用于连接沿第三方向z设置且处于同一直线上的多个有源柱60的第一段601。
205.如图20所示，在一些实施例中，半导体结构还包括多个位线隔离结构80。沿第二方向y，多个位线隔离结构80间隔设置。位线隔离结构80包括第一隔离层81和第二隔离层82。其中，第一隔离层81位于相邻位线70之间，第二隔离层82设在第一隔离层81上，且第二隔离
层82的顶面与第二段602和第一段601的交界位置处平齐。位线隔离结构80用于实现相邻位线70之间的绝缘。
206.如图20、图22和图34所示，在一些实施例中，半导体结构还包括字线120。字线120环绕有源柱60的第二段602设置，从而可以形成一种gaa晶体管结构。字线120包括第一字线结构和第二字线结构，第一字线结构的底面靠近第一段601，第二字线结构的顶面靠近第三段603。以垂直于第二方向y的平面为纵截面，第一字线结构的纵截面的面积大于第二字线结构的纵截面的面积。
207.需要说明的是，在一个实施例中，第一字线结构和第二字线结构可以通过一次沉积形成，也可以通过两次沉积形成，同时，第一字线结构的纵截面的面积大于第二字线结构的纵截面的面积，方便在第二段602的两端形成不同容量的储存电荷。
208.如图22所示，在一些实施例中，半导体结构还包括多个字线隔离结构140。字线隔离结构140用于实现相邻字线120之间的绝缘。其中，字线隔离结构140包括第三隔离层160和第四隔离层180。第三隔离层160位于第二字线结构的顶面上，第四隔离层180位于相邻字线120之间。
209.在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
210.可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
211.在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
212.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。