一种数据采集方法、数据分析方法和相关设备与流程

1.本发明实施例涉及集成电路设计技术领域，具体涉及一种数据采集方法、数据分析方法和相关设备。


背景技术：

2.随着芯片集成规模越来越大，芯片功能的验证时间越来越长，导致芯片的开发周期也越来越长。为了缩短芯片的开发周期、减少芯片的验证时间，目前大多采用对芯片的各个功能模块分别进行仿真测试的方式，来完成芯片的验证。对芯片整体的仿真测试仅用于测试端口连接和数据通路，并不会对芯片整体进行大量的测试。虽然可以通过各个功能模块的仿真测试数据，来分析出各个功能模块的性能，进而分析出芯片整体的性能，但是，其对芯片整体性能分析的准确度有待进一步提高。


技术实现要素：

3.有鉴于此，本发明实施例提供了一种数据采集方法、数据分析方法和相关设备，以提高芯片整体性能分析的准确度。
4.为解决上述问题，本发明实施例提供如下技术方案：
5.本发明第一个方面提供了一种数据采集装置，所述数据采集装置应用于芯片系统，所述芯片系统包括多个数据节点；所述数据采集装置包括至少两个数据采集通道；
6.所述数据采集通道包括多个数据采集端和目标数据输出端；一个数据采集端连接所述多个数据节点中的一个数据节点；
7.一个数据采集通道包括多个数据采集端和目标数据输出端；一个数据采集端连接一个数据节点，其中，数据节点对应的数据可被所连接的数据采集端采集；所述目标数据输出端基于所述数据采集通道配置的目标数据节点，输出目标数据采集端采集的所述目标数据节点对应的目标数据；所述目标数据节点为所述多个数据节点中的任意数据节点；所述目标数据采集端为所述多个数据采集端中连接目标数据节点的数据采集端；
8.其中，不同的数据采集通道配置不同的目标数据节点，以输出不同的目标数据。
9.本发明第二个方面提供了一种数据采集方法，所述数据采集方法应用于芯片系统，所述芯片系统包括多个数据节点，所述数据采集方法包括：
10.配置至少两个数据采集通道的目标数据节点，一个数据采集通道包括多个数据采集端和目标数据输出端，一个数据采集端连接一个数据节点，所述目标数据节点为所述多个数据节点中的任意数据节点；
11.针对任一数据采集通道，基于所述数据采集通道配置的目标数据节点，通过所述目标数据输出端，输出目标数据采集端采集的所述目标数据节点对应的目标数据；所述目标数据采集端为所述多个数据采集端中连接目标数据节点的数据采集端；
12.其中，不同的数据采集通道配置不同的目标数据节点，以输出不同的目标数据。
13.本发明第三个方面提供了一种芯片系统，包括多个数据节点和如上任一项所述的
数据采集装置。
14.本发明第四个方面提供了一种电子设备，包括如上任一项所述的芯片系统。
15.本发明第五个方面提供了一种数据分析方法，所述数据分析方法应用于芯片系统，所述芯片系统包括多个数据节点，所述数据分析方法包括：
16.获取分析基础数据，所述分析基础数据包括至少两个数据采集通道输出的数据，所述数据包括所述芯片系统中不同的目标数据节点对应的目标数据；所述目标数据节点为所述多个数据节点中的任意数据节点；所述数据采集通道可采集并输出配置的目标数据节点对应的目标数据；
17.根据所述不同的目标数据节点对应的目标数据，对所述不同的目标数据节点进行对应的性能分析。
18.本发明实施例提供的数据采集方法、数据分析方法和相关设备，在芯片系统中设置至少两个数据采集通道，并为数据采集通道配置目标数据节点，通过数据采集通道的目标数据采集端采集配置的目标数据节点对应的目标数据之后，根据实际采集的目标数据对芯片系统的性能进行分析。由于实际采集的目标数据更能准确体现芯片系统整体的性能，因此，能够提高芯片系统整体性能分析的准确度，进而可以更加合理地优化芯片设计和芯片产品。
附图说明
19.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
20.图1示出了一种芯片系统的各个功能模块的结构示意图；
21.图2为本发明一个实施例提供的数据采集装置的结构示意图；
22.图3为本发明另一个实施例提供的芯片系统的结构示意图；
23.图4为本发明另一个实施例提供的数据采集装置的结构示意图；
24.图5为本发明一个实施例提供的数据采集计时时间的时序图；
25.图6为本发明另一个实施例提供的芯片系统和数据采集装置的结构示意图；
26.图7为本发明一个实施例提供的数据采集通道的结构示意图；
27.图8为本发明另一个实施例提供的数据采集通道的结构示意图；
28.图9为本发明一个实施例提供的数据采集方法的流程图；
29.图10为本发明一个实施例提供的数据分析方法的流程图。
具体实施方式
30.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
31.一颗芯片的诞生，可以分为设计和制造两个环节。在芯片设计中，需要先使用硬件
描述语言将芯片电路描述成寄存器传输级逻辑代码，然后使用仿真工具对逻辑代码进行仿真验证，再通过综合工具将逻辑代码转换为门级电路网表，再使用自动布局布线工具将网表转换为要实现的电路布线结构。在芯片制造中，需要根据芯片设计得到的电路布线结构制造出所需的芯片。
32.在芯片设计的仿真验证过程中，为了缩短芯片的验证时间，会对芯片设计的各个功能模块分别进行仿真测试，以验证各个功能模块的功能是否与预期的功能一致。虽然可以通过各个功能模块的仿真测试数据，来分析出各个功能模块的性能，进而对芯片整体的性能进行分析，并根据分析结果对芯片设计进行优化，但是，这种分析方式的准确度较差，从而不能准确地对芯片整体的性能进行分析，进而不能对芯片设计进行合理优化。
33.图1示出了一种芯片系统的各个功能模块的结构示意图。该芯片系统可以包括：cpu(central processing unit，中央处理器)模块11、第一逻辑控制模块12、一级缓存模块13、第二逻辑控制模块14、二级缓存模块15和其他模块(图中未示出)。
34.虽然可以通过任一功能模块的仿真测试数据，来获得该功能模块相邻两节点之间的处理延时，如，通过第一逻辑控制模块12的仿真测试数据(如仿真波形)，获得a1节点和a2节点的的处理延时，并通过处理延时对芯片系统整体的性能进行分析。
35.但是，由于仿真过程无法完全正确的模拟cpu模块11和一级缓存模块13的行为，因此，无法完全正确的模拟cpu模块11和一级缓存模块13对第一逻辑控制模块12的影响，从而无法完全正确地获得第一逻辑控制模块12的仿真测试数据，进而无法完全正确地获得a1节点和a2节点的的处理延时，进而无法完全正确地对芯片系统整体的性能进行分析。
36.虽然还可以通过对整个芯片系统进行仿真，来对芯片系统的性能进行分析。但是，随着芯片集成规模越来越大，整个芯片系统的仿真时间也越来越长，其仿真时间基本都是以“月”为计量单位的，这对芯片系统的性能分析极为不利。并且，即便完成了对整个芯片系统的仿真，得到的仿真数据文件也较大，一般的服务器根本打不开该仿真数据文件，从而无法对芯片系统整体的性能进行分析。
37.为解决上述问题，本发明实施例通过采集芯片系统的实际数据，来对芯片系统整体的性能进行准确分析，再根据分析结果对芯片设计进行优化。
38.基于上述发明构思，本发明实施例提供了一种数据采集装置，应用于芯片系统，用于采集芯片系统的数据。该芯片系统包括多个数据节点，该数据采集装置包括至少两个数据采集通道。如图2所示，图2为本发明一个实施例提供的数据采集装置的结构示意图，芯片系统包括多个数据节点a
11
至a
1n
、a
21
至a
2n
、a
31
至a
3n
、a
41
、a
42
、a
51
、a
52
，数据采集装置包括数据采集通道s1至数据采集通道sm，m、n为大于1的自然数。
39.其中，每个数据采集通道都包括多个数据采集端和目标数据输出端，每一个数据采集端连接芯片系统中的一个数据节点，其中，数据节点对应的数据可被所连接的数据采集端采集。如图2所示，数据采集通道s1包括多个数据采集端b
11
至b
1n
、b
21
至b
2n
、b
31
至b
3n
、b
41
、b
42
、b
51
、b
52
和目标数据输出端out1，并且，多个数据采集端b
11
至b
1n
、b
21
至b
2n
、b
31
至b
3n
、b
41
、b
42
、b
51
、b
52
与多个数据节点a
11
至a
1n
、a
21
至a
2n
、a
31
至a
3n
、a
41
、a
42
、a
51
、a
52
分别对应连接。数据采集通道sm包括多个数据采集端y
11
至y
1n
、y
21
至y
2n
、y
31
至y
3n
、y
41
、y
42
、y
51
、y
52
和目标数据输出端outm，并且，多个数据采集端y
11
至y
1n
、y
21
至y
2n
、y
31
至y
3n
、y
41
、y
42
、y
51
、y
52
与多个数据节点a
11
至a
1n
、a
21
至a
2n
、a
31
至a
3n
、a
41
、a
42
、a
51
、a
52
分别对应连接。
40.并且，目标数据输出端基于数据采集通道配置的目标数据节点，输出目标数据采集端采集的目标数据节点对应的目标数据。目标数据节点为多个数据节点中的任意数据节点，目标数据采集端为多个数据采集端中连接目标数据节点的数据采集端。
41.假设数据采集通道s1配置的目标数据节点为a
11
，则数据采集通道s1通过目标数据采集端b
11
，采集目标数据节点a
11
对应的目标数据，并通过目标数据输出端out1输出目标数据。其中，目标数据采集端b
11
为数据采集通道s1的多个数据采集端中连接目标数据节点a
11
的数据采集端。
42.由于每个数据采集通道都与芯片系统的多个数据节点连接，因此，可以通过配置，使得每个数据采集通道采集多个数据节点中任意数据节点对应的数据。其中，每个数据采集通道配置的目标数据节点可以为一个，也可以为多个。但是，为了对芯片系统整体的性能进行分析，不同的数据采集通道需要配置不同的目标数据节点。
43.本发明实施例在芯片系统中设置数据采集通道，并为数据采集通道配置目标数据节点，通过数据采集通道的目标数据采集端采集配置的目标数据节点对应的目标数据，以根据实际采集的目标数据对芯片系统的性能进行分析。由于实际采集的目标数据更能准确体现芯片系统整体的性能，因此，能够提高芯片系统性能整体分析的准确度，进而可以更加合理地优化芯片设计和芯片产品。并且，在此基础上，不需要在仿真测试的过程中，生成用于对芯片系统整体的性能进行分析的波形数据，从而可以极大地提高仿真测试效率。
44.需要说明的是，本发明实施例中，可以通过寄存器预先存储配置信息，以便根据配置信息为数据采集通道配置目标数据节点。当然，本发明并不仅限于此，在另一些实施例中，还可以通过其他方式如输入配置指令的方式，进行数据采集通道和目标数据节点的配置，在此不再赘述。
45.本发明一些实施例中，如图3所示，图3为本发明另一个实施例提供的芯片系统的结构示意图，芯片系统包括多个功能模块，多个功能模块包括cpu模块11、第一逻辑控制模块12、一级缓存模块13、第二逻辑控制模块14和二级缓存模块15等，当然，本发明并不仅限于此，芯片系统还可以包括三级缓存模块以及其他模块等，在此不再赘述。
46.其中，cpu模块11包括多个cpu核，第一逻辑控制模块12包括多个第一逻辑控制单元，一级缓存模块13包括多个一级缓存单元。多个cpu核与多个第一逻辑控制单元分别对应设置，多个第一逻辑控制单元与多个一级缓存单元对应设置。第一逻辑控制模块12将对应的cpu核的数据传输至对应的一级缓存单元，并将对应的一级缓存单元中的数据传输至对应的cpu核。
47.在此基础上，多个数据节点包括：功能模块之间的数据节点，和/或，功能模块内的数据节点。如图3所示，多个数据节点包括cpu模块11和第一逻辑控制模块12之间的数据节点a
11
至a
1n
、第一逻辑控制模块12和一级缓存模块13之间的数据节点a
21
至a
2n
、一级缓存模块13和第二逻辑控制模块14之间的数据节点a
31
至a
3n
、第二逻辑控制模块14和二级缓存模块15之间的数据节点a
41
和a
42
、二级缓存模块15和其他模块之间的数据节点a
51
和a
52
。
48.需要说明的是，图3中仅以功能模块之间的数据节点为例进行说明，但并不仅限于此，在其他实施例中，数据节点还可以是cpu模块11、第一逻辑控制模块12、一级缓存模块13、第二逻辑控制模块14和二级缓存模块15等功能模块内的数据节点。
49.还需要说明的是，本发明实施例中的数据节点可以是输入数据的数据节点，也可
以是输出数据的数据节点。如图3所示，数据节点a
11
为cpu模块11向第一逻辑控制模块12输出数据的数据节点，数据节点a
12
为第一逻辑控制模块12向cpu模块11输入数据的数据节点。
50.本发明一些实施例中，对芯片系统的性能进行分析可以具体为对芯片系统的数据处理延时进行分析。而分析数据处理延时，就需要采集同一数据传输链上的两个数据节点对应的数据，即需要为两个数据采集通道分别配置同一数据传输链上的两个目标数据节点。
51.如图4所示，图4为本发明另一个实施例提供的数据采集装置的结构示意图，该数据采集装置包括第一数据采集通道s1和第二数据采集通道s2。
52.第一数据采集通道s1配置第一目标数据节点a
11
，并由第一目标数据采集端b
11
采集第一目标数据节点a
11
对应的第一目标数据。第一数据采集通道s1的目标数据输出端out1输出第一目标数据采集端b
11
采集的第一目标数据。
53.第二数据采集通道s2配置第二目标数据节点a
21
，并由第二目标数据采集端c
21
采集第二目标数据节点a
21
对应的第二目标数据。第二数据采集通道s2的目标数据输出端out2输出第二目标数据采集端c
21
采集的第二目标数据。
54.其中，第一目标数据和第二目标数据用于分析第一目标数据节点a
11
和第二目标数据节点a
21
之间的数据处理延时。并且，第一目标数据节点a
11
和第二目标数据节点a
21
位于同一数据传输链上。
55.在上述实施例的基础上，本发明一些实施例中，数据节点对应的数据携带有数据采集时间信息。并且，数据采集时间信息包括目标数据的数据采集时间，以根据第一目标数据的数据采集时间和第二目标数据的数据采集时间的差值，分析出第一目标数据节点a
11
和第二目标数据节点a
21
的数据处理延时，进而根据分析出的数据处理延时，分析出第一目标数据节点a
11
和第二目标数据节点a
21
之间结构的性能优劣，进而可以对该结构的设计和制造出的产品进行优化。
56.但是，由于一般的芯片系统没有统一的定时器，因此，不同目标数据的数据采集时间不容易做到标准统一。基于此，在本发明的另一些实施例中，数据采集时间信息包括数据采集计时时间，数据采集计时时间用于与计时偏移时间相结合，得到数据的数据采集时间。
57.本发明一些实施例中，数据采集计时时间是指从复位撤销之后开始计时，到采集目标数据为止的时间。由于芯片系统的各个功能模块会依次接收到复位撤销指令，并且，各个功能模块接收到复位撤销指令的时间差是固定的，因此，本发明一些实施例中，以复位撤销指令或复位撤销时刻为参照进行计时，来获得标准统一的数据采集时间。
58.其中，复位撤销指令是控制各个功能模块撤销复位、开始工作的指令。当然，本发明并不仅限于此，在另一些实施例中，还可以采用其他指令来参照计时，在此不再赘述。
59.由于各个功能模块接收到复位撤销指令的时间差是固定的，因此，各个功能模块或各个数据节点的计时偏移时间是固定的，从而可以根据采集到的目标数据中的数据采集计时时间以及计时偏移时间，得到目标数据的数据采集时间。
60.本发明一些实施例中，可以通过在芯片系统的各个功能模块或数据节点处设置计时器，来获得数据采集计时时间。如图5所示，图5为本发明一个实施例提供的数据采集计时时间的时序图。其中，clk为计时时钟，t为一个时钟周期，数据节点a
11
对应的计时器，在复位撤销指令a
11_reset
从低电平变为高电平之后从0开始计时，数据节点a
11
的计时时间如a
11_time
所示。同样，数据节点a
21
对应的计时器，在复位撤销指令a
21_reset
从低电平变为高电平之后从0开始计时，数据节点a
21
的计时时间如a
21_time
所示。数据节点a
31
对应的计时器，在复位撤销指令a
31_reset
从低电平变为高电平之后从0开始计时，数据节点a
31
的计时时间如a
31_time
所示。
61.假设第一目标数据节点a
11
的第一目标数据的数据采集计时时间为(i 1)t，第二目标数据节点a
21
的第二目标数据的数据采集计时时间为2t，而从图5中可以看出第一目标数据节点a
11
和第二目标数据节点a
21
的计时偏移时间为it，则第一目标数据的数据采集时间为(i 1)t，第二目标数据的数据采集时间为it 2t，则第一目标数据节点a
11
和第二目标数据节点a
21
的数据处理延时等于it 2t-(i 1)t＝t，即第一目标数据节点a
11
和第二目标数据节点a
21
的数据处理延时为一个时钟周期t。其中，i为大于或等于3的自然数。
62.需要说明的是，本发明实施例中不仅可以根据采集到的目标数据分析数据处理延时，还可以根据同一功能模块输入数据节点和输出数据节点对应的目标数据，分析出该功能模块的功能是否正常等，在此不再赘述。
63.本发明一些实施例中，如图6所示，图6为本发明另一个实施例提供的芯片系统和数据采集装置的结构示意图，目标数据输出端out1至outm通过芯片系统的总线连接到芯片系统的内存，以将目标数据存储到内存。当然，一些实施例中，目标数据输出端out1至outm还可以通过芯片系统的总线以及内存控制器连接到芯片系统的内存，在此不再赘述。
64.本发明一些实施例中，每个数据采集通道的目标数据输出端都与总线相连，并通过总线将目标数据存储到内存中，以便于分析设备如计算机从内存中获取目标数据，并根据目标数据对芯片系统的性能进行分析。其中，可以通过增加总线接口或复用总线接口的方式，实现目标数据输出端与总线的连接。
65.基于此，数据采集装置可以共享芯片系统的内存，从而不用额外设置存储器，进而可以降低成本。当然，本发明并不仅限于此，在另一些实施例中，目标数据输出端还可以将采集到的目标数据输出并存储至其他存储器，在此不再赘述。
66.在上述实施例的基础上，本发明一些实施例中，数据节点对应的数据携带有数据标识，且数据标识在处理该数据的数据节点之间传递。基于此，将不同数据节点对应的目标数据存储到同一存储器中之后，可以根据数据标识从存储器的不同数据节点对应的数据中找到同一目标数据。如，可以根据数据标识，从不同数据节点对应的数据中找到同一信号的数据，从而可以根据两个数据节点中同一信号的数据的数据采集时间，获得两个数据节点之间的数据处理延时。
67.本发明一些实施例中，如图7所示，图7为本发明一个实施例提供的数据采集通道的结构示意图，数据采集通道包括依次连接的多个采集单元，如数据采集通道s1包括多个采集单元70a至70e。一个采集单元包括多个数据输入端和一个数据输出端。
68.对于多个采集单元中依次连接的两个采集单元，上一个采集单元的数据输出端连接下一个采集单元的一个数据输入端，下一个采集单元的其他数据输入端作为连接数据节点的数据采集端。多个采集单元中最后一个采集单元的数据输出端为输出目标数据的目标数据输出端。如，采集单元70d的数据输出端与采集单元70e的一个数据输入端相连，采集单元70e的其他数据输入端为数据采集端b
51b52
，采集单元70e的数据输出端为目标数据输出端out1。
69.基于此，采集单元通过数据输入端即数据采集端采集目标数据节点对应的数据之后，通过输出端传输至与其连接的下一个采集单元，下一个采集单元依次向后传输，直到最后一个采集单元通过目标数据输出端输出至内存等存储器。
70.本发明一些实施例中，如图7所示，多个采集单元按照多个功能模块的连接顺序依次连接。同一个采集单元的数据采集端连接相同顺序的功能模块之间的数据节点，或者，同一个采集单元的数据采集端连接不同功能模块之间的数据节点。其中，功能模块之间的数据节点包括功能模块的输入数据节点和输出数据节点。
71.也就是说，多个采集单元分别采集多个功能模块之间的数据节点。其中，同一个采集单元可以采集位于相同功能模块之间的数据节点，如，采集单元70a采集cpu模块11和第一逻辑控制模块12之间的数据节点a
11
至a
1n
、采集单元70b采集第一逻辑控制模块12和一级缓存模块13之间的数据节点a
21
至a
2n
、采集单元70c采集一级缓存模块13和第二逻辑控制模块14之间的数据节点a
31
至a
3n
，采集单元70d采集第二逻辑控制模块14和二级缓存模块15之间的数据节点a
41
和a
42
，采集单元70e采集二级缓存模块15和其他模块之间的数据节点a
51
和a
52
。
72.当然，同一个采集单元也可以采集不同功能模块之间的数据节点，如图8所示，图8为本发明另一个实施例提供的数据采集通道的结构示意图，采集单元70d采集第二逻辑控制模块14和二级缓存模块15之间的数据节点a
41
和a
42
、二级缓存模块15和其他模块之间的数据节点a
51
和a
52
，以减少采集单元的个数，降低成本。
73.本发明一些实施例中，采集单元包括多路选择器。多路选择器包括多个晶体管，晶体管的栅极与控制端相连，晶体管的源极连接采集单元的一个数据输入端，晶体管的漏极连接采集单元的数据输出端。当控制端的信号控制与目标数据节点相连的晶体管导通时，与该晶体管连接的数据输入端与数据输出端连通，目标数据节点通过数据输入端将目标数据传输至数据输出端，并通过依次连接的采集单元最终传输至目标数据输出端。
74.需要说明的是，本发明一些实施例中，可以通过寄存器存储信号，来控制多路选择器的晶体管的导通与否。当然，本发明并不仅限于此，在其他实施例中，采集单元还可以采用其他逻辑门电路等。
75.本发明实施例还提供了一种数据采集方法，数据采集方法应用于芯片系统，芯片系统包括多个数据节点，如图9所示，图9为本发明一个实施例提供的数据采集方法的流程图，该数据采集方法包括：
76.s901：配置至少两个数据采集通道的目标数据节点，一个数据采集通道包括多个数据采集端和目标数据输出端，一个数据采集端连接一个数据节点，目标数据节点为多个数据节点中的任意数据节点；
77.参考图2，芯片系统包括多个数据节点a
11
至a
1n
、a
21
至a
2n
、a
31
至a
3n
、a
41
、a
42
、a
51
、a
52
，至少两个数据采集通道包括数据采集通道s1至数据采集通道sm，m、n为大于1的自然数。
78.其中，每个数据采集通道都包括多个数据采集端和目标数据输出端，每一个数据采集端连接芯片系统中的一个数据节点，其中，数据节点对应的数据可被所连接的数据采集端采集。如图2所示，数据采集通道s1包括多个数据采集端b
11
至b
1n
、b
21
至b
2n
、b
31
至b
3n
、b
41
、b
42
、b
51
、b
52
和目标数据输出端out1，并且，多个数据采集端b
11
至b
1n
、b
21
至b
2n
、b
31
至b
3n
、b
41
、b
42
、b
51
、b
52
与多个数据节点a
11
至a
1n
、a
21
至a
2n
、a
31
至a
3n
、a
41
、a
42
、a
51
、a
52
分别对应连接。
79.由于每个数据采集通道都与芯片系统的多个数据节点连接，因此，可以通过配置，使得每个数据采集通道采集多个数据节点中任意数据节点对应的数据。其中，每个数据采集通道配置的目标数据节点可以为一个，也可以为多个。但是，为了对芯片系统整体的性能进行分析，不同的数据采集通道需要采集不同目标数据节点对应的数据。
80.s902：针对任一数据采集通道，基于数据采集通道配置的目标数据节点，通过目标数据输出端，输出目标数据采集端采集的目标数据节点对应的目标数据；目标数据采集端为多个数据采集端中连接目标数据节点的数据采集端；
81.假设数据采集通道s1配置的目标数据节点为a
11
，则数据采集通道s1通过目标数据采集端b
11
，采集目标数据节点a
11
的目标数据，并通过目标数据输出端out1输出目标数据。其中，目标数据采集端b
11
为数据采集通道s1的多个数据采集端中连接目标数据节点a
11
的数据采集端。
82.本发明实施例在芯片系统中设置数据采集通道，并为数据采集通道配置目标数据节点，通过数据采集通道的目标数据采集端采集配置的目标数据节点对应的目标数据，以根据实际采集的目标数据对芯片系统的性能进行分析。由于实际采集的目标数据更能准确体现芯片系统整体的性能，因此，能够提高芯片系统整体性能分析的准确度，进而可以更加合理地优化芯片设计和芯片产品。
83.本发明一些实施例中，对芯片系统整体的性能进行分析可以具体为对芯片系统的数据处理延时进行分析。而分析数据处理延时，就需要采集同一数据传输链上的两个数据节点对应的数据，即需要为两个数据采集通道分别配置同一数据传输链上的两个目标数据节点。
84.本发明一些实施例中，配置至少两个数据采集通道的目标数据节点包括：配置第一数据采集通道的第一目标数据节点，以及第二数据采集通道的第二目标数据节点。如，配置第一数据采集通道s1的第一目标数据节点为a
11
，配置第二数据采集通道s2的第二目标数据节点为a
21
。其中，第一目标数据节点a
11
和第二目标数据节点a
21
位于同一数据传输链上。
85.在此基础上，针对任一数据采集通道，基于数据采集通道配置的目标数据节点，通过目标数据输出端，输出目标数据采集端采集的目标数据节点对应的目标数据包括：
86.基于第一数据采集通道配置的第一目标数据节点，通过第一数据采集通道的目标数据输出端，输出第一目标数据采集端采集的第一目标数据节点对应的第一目标数据；
87.以及，基于第二数据采集通道配置的第二目标数据节点，通过第二数据采集通道的目标数据输出端，输出第二目标数据采集端采集的第二目标数据节点对应的第二目标数据；
88.其中，第一目标数据和第二目标数据，用于分析第一目标数据节点和第二目标数据节点之间的数据处理延时。
89.如，第一数据采集通道s1通过第一目标数据采集端b
11
采集第一目标数据节点a
11
的第一目标数据，通过目标数据输出端out1输出第一目标数据。第二数据采集通道s2通过第二目标数据采集端c
21
采集第二目标数据节点a
21
的第二目标数据，通过目标数据输出端out2输出第二目标数据。其中，第一目标数据和第二目标数据用于分析第一目标数据节点a
11
和第二目标数据节点a
21
之间的数据处理延时。
90.在上述实施例的基础上，本发明一些实施例中，数据节点对应的数据携带有数据
采集时间信息。并且，数据采集时间信息包括目标数据的数据采集时间，以根据第一目标数据的数据采集时间和第二目标数据的数据采集时间的差值，分析出第一目标数据节点a
11
和第二目标数据节点a
21
的数据处理延时。
91.但是，本发明并不仅限于此，在另一些实施例中，数据采集时间信息包括数据采集计时时间，以根据数据采集计时时间获得数据采集时间。具体的根据数据采集计时时间获得数据采集时间过程，在上述实施例中已经进行了说明，在此不再赘述。
92.本发明一些实施例中，数据节点对应的数据携带有数据标识，且数据标识在处理数据的数据节点之间传递。基于此，将不同数据节点对应的目标数据存储到同一存储器中之后，可以根据数据标识从存储器的不同数据节点对应的数据中找到同一目标数据。如，可以根据数据标识，从不同数据节点对应的数据中找到同一信号的数据，从而可以根据两个数据节点中同一信号的数据的数据采集时间，获得两个数据节点的数据处理延时。
93.需要说明的是，本发明实施例中不仅可以根据采集到的目标数据分析数据处理延时，还可以根据同一功能模块输入数据节点和输出数据节点对应的目标数据，分析出该功能模块的功能是否正常等，在此不再赘述。
94.本发明实施例还提供了一种芯片系统，包括多个数据节点和如上任一实施例提供的数据采集装置。
95.本发明一些实施例中，芯片系统还包括多个计时器；多个计时器与多个数据节点或多个功能模块分别对应设置，如一个计时器设置在一个功能模块内，或，一个计时器设置在一个数据节点对应的模块内。计时器用于获得对应数据节点或功能模块的数据采集计时时间，数据采集计时时间用于与计时偏移时间相结合，以得到数据的数据采集时间。
96.本发明实施例还提供了一种电子设备，包括如上任一实施例提供的芯片系统。
97.本发明实施例还提供了一种数据分析方法，数据分析方法应用于芯片系统，芯片系统包括多个数据节点，如图10所示，图10为本发明一个实施例提供的数据分析方法的流程图，数据分析方法包括：
98.s1001：获取分析基础数据，分析基础数据包括至少两个数据采集通道输出的数据，数据包括芯片系统中不同的目标数据节点对应的目标数据；目标数据节点为多个数据节点中的任意数据节点；数据采集通道可采集并输出配置的目标数据节点对应的目标数据；
99.s1002：根据不同的目标数据节点对应的目标数据，对不同的目标数据节点进行对应的性能分析。
100.数据采集装置中至少两个数据采集通道采集芯片系统中的目标数据节点对应的数据之后，通过分析设备如计算机，获取数据采集装置中至少两个数据采集通道输出的数据，即获取分析基础数据。其中，分析设备可以通过与数据采集装置的目标数据输出端连接来获取分析集成数据，也可以通过与芯片系统的内存连接来获取分析集成数据。
101.获取分析基础数据之后，根据不同的目标数据节点对应的目标数据，对不同的目标数据节点进行对应的性能分析。本发明一些实施例中，对芯片系统的性能进行分析可以具体为对芯片系统的不同目标数据节点对应的数据处理延时进行分析。
102.本发明一些实施例中，根据不同的目标数据节点对应的目标数据，对不同的目标数据节点进行对应的性能分析包括：
103.根据第一目标数据节点的第一目标数据和第二目标数据节点的第二目标数据，对第一目标数据节点和第二目标数据节点之间的数据处理延时进行分析；
104.第一目标数据为第一数据采集通道采集并输出的第一目标数据节点对应的目标数据，第二目标数据为第二数据采集通道采集并输出的第二目标数据节点对应的目标数据。
105.本发明一些实施例中，数据节点对应的数据携带有数据标识，则根据第一目标数据节点的第一目标数据和第二目标数据节点的第二目标数据，对第一目标数据节点和第二目标数据节点之间的数据处理延时进行分析之前，还包括：
106.根据数据标识，从第一目标数据节点对应的数据中确定出第一目标数据，从第二目标数据节点对应的数据中确定出第二目标数据。
107.本发明一些实施例中，第一目标数据包括第一数据采集计时时间，第二目标数据包括第二数据采集计时时间，根据第一目标数据节点的第一目标数据和第二目标数据节点的第二目标数据，对第一目标数据节点和第二目标数据节点之间的数据处理延时进行分析包括：
108.根据第一数据采集计时时间、第二数据采集计时时间和第一目标数据节点和第二目标数据节点之间的计时偏移时间，分析出第一目标数据节点和第二目标数据节点之间的数据处理延时。
109.具体的根据第一数据采集计时时间、第二数据采集计时时间和第一目标数据节点和第二目标数据节点之间的计时偏移时间，分析出第一目标数据节点和第二目标数据节点之间的数据处理延时的过程，在上述实施例中已经进行了说明，在此不再赘述。
110.同样，本发明实施例中的分析方法。不仅可以根据采集到的目标数据分析数据处理延时，还可以根据同一功能模块输入数据节点和输出数据节点对应的目标数据，分析出该功能模块的功能是否正常等，在此不再赘述。
111.本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
112.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。