紧密后端工艺间距的梯形互连件的制作方法

1.本发明涉及互连技术，更具体地，涉及用于以紧密后端工艺(beol)间距形成梯形互连的技术。


背景技术：

2.利用它们的降低的电阻和改进的电迁移，钴(co)和钌(ru)被认为是传统互连金属如铜(cu)的有利替代。当形成基于co/ru的互连时，通常首先在电介质中图案化特征(例如，沟槽)。然后用薄阻挡层内衬所述特征结构，co和/或ru沉积在所述薄阻挡层上以形成互连。
3.阻挡层厚度是重要的考虑因素。即，阻挡层越厚，可用于co/ru填充金属的特征区域越小。随着特征尺寸减小，阻挡层-填充金属比变得更加显著，因为当导体面积减小时电阻可急剧增加。
4.由此，需要用于控制衬垫厚度的技术来实施具有替代导体(如co或ru)的可行互连技术。然而，这样做可能是挑战，因为诸如化学气相沉积(cvd)和原子层沉积(ald)的薄膜沉积技术仅符合沟槽轮廓，进一步减小已经受限的空间。
5.因此，需要改进的互连制造技术。


技术实现要素：

6.本发明提供用于以紧密后端工艺(beol)间距形成梯形互连的技术。在本发明的一个方面，提供了一种用于形成互连结构的方法。该方法包括：在电介质中图案化至少一个沟槽，其中所图案化的至少一个沟槽具有v形轮廓，v形轮廓具有圆形底部；使用物理气相沉积(pvd)将衬垫沉积到至少一个沟槽中并对至少一个沟槽加衬，物理气相沉积打开至少一个沟槽而在至少一个沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述至少一个沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述至少一个沟槽保留在所述电介质中；将共形的阻挡层沉积到具有所述梯形轮廓的所述至少一个沟槽中并对所述至少一个沟槽加衬；在所述共形的阻挡层之上将导体沉积到具有所述梯形轮廓的所述至少一个沟槽中并填充所述至少一个沟槽；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。
7.在本发明的另一方面，提供了用于形成互连结构的另一方法。该方法包括：在电介质中图案化至少一个沟槽，其中所图案化的至少一个沟槽具有v形轮廓，v形轮廓具有圆形底部；使用pvd将衬垫沉积到至少一个沟槽中并对至少一个沟槽加衬，pvd打开至少一个沟槽，在至少一个沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述至少一个沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述至少一个沟槽保留在所述电介质中；使用pvd、原子层沉积(ald)或化学气相沉积(cvd)将共形阻挡层沉积到具有所述梯形轮廓的所述至少一个沟槽中并对所述至少一个沟槽加衬，其中，所述共形阻挡层包括选自钽(ta)、氮化钽(tan)、氮化钛(tin)、以及它们的组合的材料，并且其中，所述共形阻挡层具有小于约的厚度；在所述共形阻挡层上沉积导体并填充具有所述梯形轮廓的所述至少一个沟槽，其中所述导体选自：钴(co)、钌(ru)、以及它们的组合；以及将所述导体和所述共形
阻挡层向下抛光至所述电介质。
8.在本发明的又一方面，提供了用于形成互连结构的又一方法。该方法包括：在电介质中图案化至少一个沟槽，其中所图案化的至少一个沟槽具有v形轮廓，v形轮廓具有圆形底部；使用pvd将衬垫沉积到至少一个沟槽中并对至少一个沟槽加衬，pvd打开至少一个沟槽，在至少一个沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述至少一个沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述至少一个沟槽保留在所述电介质中；使用pvd、ald或cvd将共形阻挡层沉积到具有所述梯形轮廓的所述至少一个沟槽中并对所述至少一个沟槽加衬，其中，所述共形阻挡层包括选自ta、tan、tin及其组合的材料，并且其中，所述共形阻挡层的厚度小于约使用ald或cvd将共形润湿层沉积到所述阻挡层上方具有所述梯形轮廓的所述至少一个沟槽中，其中所述共形润湿层包括选自以下的材料：co、ru以及它们的组合，并且其中所述共形润湿层具有小于约的厚度；在所述共形阻挡层上和所述共形润湿层上沉积导体至并填充具有所述梯形轮廓的所述至少一个沟槽，其中所述导体包括铜(cu)；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。
9.在本发明的又一方面，提供了一种互连结构。所述互连结构包括：具有梯形轮廓的在电介质中图案化的至少一个沟槽；共形阻挡层，所述共形阻挡层内衬具有所述梯形轮廓的所述至少一个沟槽，其中，所述共形阻挡层包括从ta、tan、tin及其组合中选择的材料，并且其中，所述共形阻挡层具有小于约的厚度；以及导体，设置在具有所述梯形轮廓的所述至少一个沟槽中的所述共形阻挡层上。
10.通过参照以下详细说明和附图，将会获得对本发明的更完整的理解以及本发明的进一步的特征和优点。
附图说明
11.图1是比较根据本发明的实施方式的具有圆形底部的v形沟槽轮廓和梯形沟槽轮廓的截面图；
12.图2是示出了根据本发明的一个实施方式的已经在电介质中图案化的至少一个沟槽的截面图，由此图案化的沟槽具有带有圆形底部的v形轮廓；
13.图3是示出了根据本发明的实施例的物理气相沉积(pvd)的截面图，所述物理气相沉积已被用于将厚的共形衬垫沉积到沟槽中并对沟槽加衬，由于离子轰击沟槽侧壁/底部，所述物理气相沉积打开沟槽以在沟槽中产生梯形轮廓；
14.图4为图示根据本发明的实施例的pvd衬垫已从沟槽相对于电介质选择性移除而留下完整的(梯形)沟槽轮廓的截面图；
15.图5是示出了根据本发明的一个实施方式的原子层沉积(ald)或化学气相沉积(cvd)已用于将薄的共形阻挡层沉积到(梯形)沟槽中并为其加衬的截面图；
16.图6是示出根据本发明实施例的导体(例如，钴(co)和/或钌(ru))已经沉积到阻挡层上的(梯形)沟槽中并填充该沟槽的横截面图；
17.图7是示出了根据本发明的实施方式的导体和阻挡层已经被向下抛光到电介质的表面的截面图；
18.图8是接着图2的截面图，示出了根据本发明一个实施例的pvd已经用于将厚的共形衬垫沉积到沟槽中并对沟槽加衬，由于离子轰击沟槽侧壁/底部，使得沟槽打开，在沟槽
中产生梯形轮廓；
19.图9为图示根据本发明的实施例的pvd衬垫已从沟槽相对于电介质选择性移除而留下完整的(梯形)沟槽轮廓的截面图；
20.图10是示出了根据本发明的实施方式的ald或cvd已被用于将薄的共形阻挡层沉积到(梯形)沟槽中并且对该(梯形)沟槽加内衬的横截面图；
21.图11是横截面图，示例出根据本发明实施例的ald或cvd已被用来将薄的共形润湿层沉积到阻挡层上的(梯形)沟槽中；
22.图12为根据本发明的实施例的示例导体(例如，铜(cu))已被沉积到阻挡层上和润湿层上的(梯形)沟槽中并填充该沟槽的横截面图；
23.图13是图示根据本发明的实施例的已经被向下抛光到电介质的表面的导体、阻挡层和润湿层的横截面图；
24.图14是示出了与在根据本发明的实施方式的v形轮廓沟槽中形成的互连件相比，在梯形沟槽中形成的互连件的较低线电阻的示图；以及
25.图15是示出了根据本发明实施方式的利用形成在梯形沟槽中的互连与形成在v形轮廓沟槽中的互连相比增加的芯片性能的示图。
具体实施方式
26.如上文所提供的，在与诸如钴(co)或钌(ru)之类的交替导体的互连形成期间，诸如化学气相沉积(cvd)和原子层沉积(ald)之类的薄膜沉积技术单独仅产生符合沟槽轮廓的阻挡层，由此进一步减小已经狭窄的空间。因此，导体面积被最小化，导致增加的互连电阻。物理气相沉积(pvd)用于阻挡层沉积的使用可以产生梯形沟槽(即，由于离子轰击电介质)。梯形沟槽提供更多的导体区域。然而，pvd阻挡层较厚且占据太多区域。
27.参见，例如，图1。如图1所示，在电介质中图案化的沟槽具有圆形沟槽轮廓和浅侧壁角，即，具有圆形底部的v形轮廓。该v形轮廓仅提供用于填充导体的有限区域。因此，如果使用cvd或ald来简单地将阻挡层沉积到沟槽中，该有限的区域将变得甚至更加受限。如图1中的虚线所示，pvd可用于“打开”沟槽(由于离子轰击)，产生梯形轮廓。然而，如上所强调的，pvd层太厚并且占据太多的导体区域。
28.有利地，本文提供了利用cvd或ald的薄膜能力以及pvd的轮廓再成形/增强能力两者的益处的技术，该技术通过首先将厚的pvd层沉积到沟槽中并由此产生具有增加面积的梯形沟槽轮廓，然后移除pvd层并用(薄的)cvd、ald或pvd阻挡层代替pvd层。
29.本技术可以结合诸如co或ru的替代导体以及结合诸如铜(cu)的常规导体来实现。例如，在结合图2-7的描述描述的第一示例性实施方式中，描述了用于形成co/ru互连的示例性方法。之后描述是涉及使用相同的pvd然后cvd/ald方案来形成cu互连的第二示范性实施方式。
30.在第一示例性实施方式中，参照图2，工艺从图案化电介质202中的至少一个沟槽204开始。合适的电介质202包括但不限于氧化物材料，例如氧化硅(siox)和/或有机硅酸盐玻璃(sicoh)和/或超低κ层间电介质(ulk-ild)材料，例如具有小于2.7的介电常数κ。通过比较，二氧化硅(sio2)具有3.9的介电常数κ值。合适的超低κ介电材料包括但不限于多孔有机硅酸盐玻璃(psicoh)。可以采用标准光刻和蚀刻技术来图案化电介质202中的沟槽204。
仅作为示例，诸如反应离子蚀刻(rie)的定向(即，各向异性)蚀刻工艺可用于沟槽蚀刻。
31.如图2所示，图案化沟槽204具有圆形沟槽轮廓和浅侧壁角度，即具有圆形底部的v形轮廓，该形状过度地限制可用于导体填充的区域。简单地用共形阻挡或阻挡/润湿层对沟槽204加衬将进一步减小这个已经限制的导体区域。
32.然而，如图3所示，pvd首先用于将厚的共形衬垫302沉积到沟槽204中并对沟槽204加衬，由于在pvd工艺期间离子轰击沟槽侧壁/底部，因此打开沟槽204，在沟槽204中产生梯形轮廓。合适的衬垫302材料包括但不限于钽(ta)、氮化钽(tan)和/或氮化钛(tin)。根据示范性实施例，衬垫302被沉积为大于约30埃的厚度，例如从约至约并且在其间的范围变动。
33.即使现在具有梯形轮廓，衬垫302的厚度也占据沟槽204的导体区域的显著量。由此，在pvd衬垫302上填充导体将导致不希望的高电阻。有利地，这里提出接下来从沟槽204选择性地去除pvd衬垫302，留下梯形轮廓，并且在其位置放置更薄的(pvd、ald或cvd)阻挡层。即，虽然需要较厚的pvd衬垫(例如，大于约-见上文)的沉积以在沟槽204中产生梯形轮廓，但是较薄的沉积pvd层不会导致电介质的充分离子轰击以打开沟槽204并产生梯形轮廓。因此，pvd还可以用于沉积替代阻挡层，只要它保持很薄(例如，小于约-参见下文)。
34.如图4所示，pvd衬垫302已从沟槽204相对于电介质202选择性地去除。根据示范性实施例，电介质202是诸如siox、sicoh和/或psicoh的氧化物材料(见上文)，并且使用诸如选择性非方向性(即，各向同性)湿化学蚀刻的选择性蚀刻工艺去除衬垫302(例如，ta、tan和/或tin)。选择性蚀刻工艺的使用使沟槽轮廓保持完整。因此，所保留的是具有梯形轮廓的沟槽204，相比于所图案化的沟槽(即，具有圆形底部的v形轮廓-见图2(如上所述))，该梯形轮廓有利地提供了增加的导体面积。
35.然后使用pvd、ald或cvd将薄的共形阻挡层502沉积到(梯形)沟槽204中并对其加衬。如图5所示，阻挡层502符合沟槽204的梯形轮廓(由pvd衬垫302的沉积和随后的去除产生)。合适的阻挡层502材料包括但不限于ta、tan和/或tin。根据示范性实施例，阻挡层502被沉积到小于约(例如，从约至约并且在其间范围变动)的厚度。如上所述，具有这些小厚度的pvd不会产生梯形轮廓。阻挡层502将防止导体(在这种情况下为钴(co)和/或钌(ru))扩散到电介质202中。
36.如所沉积的，阻挡层502设置在沟槽204内以及电介质202的顶表面上。参见图5。然而，在导体填充之后，例如，使用诸如化学机械抛光(cmp)之类的工艺，将去除多余部分(overburden)，以及电介质202顶部上的过量阻挡层502。
37.即，接着将导体602沉积到阻挡层502上方的沟槽204中并填充(梯形)沟槽204。参见图6，合适的导体包括但不限于co和/或ru。如上文所强调的，本文中还呈现了其中采用诸如铜(cu)之类的更传统的导体的实施例。诸如蒸发、溅射、电化学电镀等的工艺可用于将导体602沉积到沟槽204中。如图6所示，在沉积时，导体602过度填充沟槽204。然后去除这种多余部分以避免与相邻结构的短路。
38.例如，如图7所示，使用诸如cmp的工艺来将导体602和阻挡层502向下抛光到电介质202的表面。结果是嵌入在电介质202中的梯形(co和/或ru)互连702，该梯形互连具有将导体602与电介质202分开的薄(例如，小于约例如，从约至约以及其之间的范
围变动-见上文)共形阻挡层502。
39.如上所强调的，本技术还可结合诸如cu的常规导体来实现。例如，在结合图8至图13的描述所描述的另一示例性实施方式中，描述了用于形成cu互连的示例性方法。
40.该过程以与上述示例相同的一般方式开始，对电介质202(例如，siox、sicoh和/或psicoh)中的至少一个沟槽204进行图案化。因此，在图8中描述的内容遵循在图2中示出的结构，并且在附图中相似的结构被类似地编号。如上所述，利用诸如rie的蚀刻工艺，所图案化的沟槽204将具有圆形沟槽轮廓和浅侧壁角，即具有圆形底部的v形轮廓。这种形状不适当地限制可用于导体填充的面积。由此，简单地对沟槽204加衬(在此情况下是用阻挡层和润湿层)将进一步减小这个已经受到限制的导体面积。
41.因此，如图8所示，pvd用于将厚的共形衬垫802沉积到沟槽204中并对沟槽204加衬。如上所述，在pvd工艺期间对沟槽侧壁/底部的离子轰击用于打开沟槽204，从而在沟槽204中产生梯形轮廓。合适的衬垫802材料包括但不限于ta、tan和/或tin。根据示范性实施例，衬垫802被沉积为大于约的厚度，例如，从约到约并且在其间的范围变动。
42.如图8所示，沟槽204现在具有梯形轮廓。如上所详述，厚pvd衬垫802需要被移除以增加导体面积。在此实施例中，如此做使得能够放置(例如，使用pvd、ald或cvd)薄阻挡层以及薄润湿层以增强cu间隙填充特性。由此，接着从沟槽204选择性地移除pvd衬垫802。参见图9。
43.如图9所示，已相对于电介质202选择性地从沟槽204去除pvd衬垫802。根据示范性实施例，电介质202是诸如siox、sicoh和/或psicoh的氧化物材料(见上文)，并且使用诸如选择性非方向性(即，各向同性)湿化学蚀刻的选择性蚀刻工艺去除衬垫802(例如，ta、tan和/或tin)。选择性蚀刻工艺的使用使沟槽轮廓保持完整。因此，如图9所示，留下的沟槽204具有梯形轮廓，相比于所图案化的沟槽(即，具有圆形底部的v形轮廓-见图2(如上所述))，该梯形轮廓有利地提供了增加的导体面积。
44.接下来，如图10所示，pvd、ald或cvd用于将薄共形阻挡层1002沉积到(梯形)沟槽204中并对其加衬。阻挡层1002符合沟槽204的梯形轮廓(由厚的pvd衬垫802的沉积和随后的去除产生)。合适的阻挡层1002材料包括但不限于ta、tan和/或tin。根据示范性实施例，阻挡层1002被沉积到小于约(例如，从约至约并在其间范围变动)的厚度。如上所述，具有这些小厚度的pvd不会产生梯形轮廓。阻挡层1002将防止润湿层材料(在此情况下为co和/或ru)和/或导体(在此情况下为cu)扩散到电介质202中。
45.为了增强cu间隙填充特性，接下来使用ald或cvd将薄的共形润湿层1102沉积到阻挡层1002上方的(梯形)沟槽204中。参见图11。合适的润湿层1102材料包括但不限于co和/或ru。cu在co/ru上的填充具有显著的益处。例如，cu在ru上具有优异的润湿性，并且cu比ta更好地润湿co。根据示范性实施例，润湿层1102被沉积到小于约的厚度，例如，从约至约并在其间的范围变动。
46.如所沉积的，阻挡层1002和润湿层1102被设置在沟槽204内以及电介质202的顶表面上。参见图11。然而，在导体填充之后，将去除多余部分，例如，使用诸如cmp的工艺，并且利用该工艺去除在电介质202顶部上的过量阻挡层1002和润湿层1102。
47.即，接着将导体1202沉积到阻挡层1002上方和润湿层1102上的(梯形)沟槽204中
并填充(梯形)沟槽204。参见图12。在该示例性实施方式中，导体1202包括但不限于cu。诸如蒸发、溅射、电化学电镀等的工艺可用于将导体1202沉积到沟槽204中。如图12所示，在沉积时，导体1202过度填充沟槽204。然后去除这种多余部分以避免与相邻结构的短路。
48.例如，如图13所示，诸如cmp之类的工艺用于将导体1202、阻挡层1002和润湿层1102向下抛光到电介质202的表面。结果是嵌入在电介质202中的梯形(cu)互连1302，具有将导体1202与电介质202分开的薄(例如，小于约例如，从约至约以及其之间的范围-见上文)共形阻挡层1002和薄共形(例如，小于约例如，从约至约并在其之间的范围变动-见上文)润湿层1102。
49.通过参考以下非限制性实施例进一步描述本技术。首先，如图14所示，对于具有1.5的高度与宽度纵横比和具有2nm厚的ald阻挡层的梯形沟槽轮廓(标记为“pvd轮廓”)的本技术形成的co互连，与具有圆形底部的v形轮廓(标记为“ald轮廓”)的相应沟槽相比，看到低15％的r/c。在图14中，沟槽临界尺寸(cd)(以纳米(nm)测量)绘制在x轴上，以及线电阻(以每微米欧姆(ohm/μm)测量)绘制在y轴上。与形成在v形轮廓(即，图案化)沟槽中的互连相比，形成在梯形沟槽中的互连的更低的线电阻归因于增加的导体量。
50.图15是示出了与形成在v形轮廓(即，图案化)的沟槽(标记为“ald轮廓”)中的互连件相比，再次归因于形成在梯形沟槽(标记为“pvd轮廓”)中的互连件中的导体量增加而增加的芯片性能的示图。即，在该实例中，示出了在后段制程(beol)中使用具有30nm间距的本v形轮廓co互连设计的5nm vtfet的3％频率性能计(fpg)改进。fpg是芯片可操作的最大频率的测量，即，频率越高，芯片越快/越强大。在图15中，功率绘制在x轴上，频率(以千兆赫(ghz)测量)绘制在y轴上。
51.虽然本文已经描述了本发明的说明性实施例，但是应当理解的是，本发明不限于那些精确的实施例，并且在不脱离本发明的范围的情况下，本领域技术人员可以进行各种其他改变和修改。
52.在本文所述的本发明的优选实施例中，提供了一种用于形成互连结构的方法，该方法包括以下步骤：在电介质中图案化至少一个沟槽，其中，如所图案化的，所述至少一个沟槽具有带有圆形底部的v形轮廓；使用pvd将衬垫沉积到所述至少一个沟槽中并对所述至少一个沟槽加衬，所述pvd打开所述至少一个沟槽，从而在所述至少一个沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述至少一个沟槽去除所述衬垫，由此在去除之后，具有所述梯形轮廓的所述至少一个沟槽保留在所述电介质中；使用pvd、ald或cvd将共形阻挡层沉积到具有所述梯形轮廓的所述至少一个沟槽中并对所述至少一个沟槽加衬，其中，所述共形阻挡层包括从由ta、tan、tin及其组合构成的组中选择的材料，并且其中，所述共形阻挡层具有小于约的厚度；在所述共形阻挡层上沉积导体并填充具有所述梯形轮廓的所述至少一个沟槽，其中所述导体选自由co、ru以及它们的组合组成的组；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。
53.在本文所述的本发明的另一优选实施例中，提供了一种用于形成互连结构的方法，该方法包括以下步骤：在电介质中图案化至少一个沟槽，其中，所图案化的至少一个沟槽具有带圆形底部的v形轮廓；使用pvd将衬垫沉积到所述至少一个沟槽中并对所述至少一个沟槽加衬，所述pvd打开所述至少一个沟槽，从而在所述至少一个沟槽中产生梯形轮廓；相对于所述电介质选择性地从所述至少一个沟槽去除所述衬垫，由此在去除之后，具有所
述梯形轮廓的所述至少一个沟槽保留在所述电介质中；使用pvd、ald或cvd将共形阻挡层沉积到具有所述梯形轮廓的所述至少一个沟槽中并对所述至少一个沟槽加衬，其中，所述共形阻挡层包括从由ta、tan、tin及其组合构成的组中选择的材料，并且其中，所述共形阻挡层具有小于约的厚度；使用ald或cvd在所述阻挡层之上将共形润湿层沉积到具有所述梯形轮廓的所述至少一个沟槽中，其中所述共形润湿层包括从由co、ru及其组合构成的组中选择的材料，并且其中所述共形润湿层具有小于约的厚度；在所述共形阻挡层上和所述共形润湿层上沉积导体至并填充具有所述梯形轮廓的所述至少一个沟槽，其中所述导体包括cu；以及将所述导体和所述共形阻挡层向下抛光至所述电介质。