非易失性存储器设备、非易失性存储器和存储器控制器的操作方法与流程

非易失性存储器设备、非易失性存储器和存储器控制器的操作方法
1.相关申请的交叉引用
2.本技术要求2020年8月31日在韩国知识产权局提交的第10-2020-0109952号韩国专利申请的优先权，该申请的全部内容通过引用结合于本文。
技术领域
3.这里描述的本公开的实施例涉及半导体存储器，并且更具体地，涉及非易失性存储器设备、非易失性存储器和存储器控制器的操作方法。


背景技术：

4.半导体存储器设备可以被分类为易失性存储器设备，其中存储的数据可以在电源关闭后消失，诸如在静态随机存取存储器(sram)或动态随机存取存储器(dram)中；或者可以被分类为非易失性存储器设备，其中存储的数据甚至在断电后仍被显著保留，诸如在闪存设备、相变ram(pram)、磁ram(mram)、电阻ram(rram)或铁电ram(fram)中。
5.非易失性存储器设备可以在多芯片封装中实施。多个非易失性存储器芯片可以封装在一个器件中。芯片地址可以用于彼此独立地识别多个非易失性存储器芯片。在这种情况下，由于可以额外使用用于设置芯片地址的焊盘，芯片的尺寸会增加。


技术实现要素：

6.本公开的实施例提供了一种其中可以最小化存储器芯片面积的非易失性存储器设备、非易失性存储器和存储器控制器的操作方法。
7.根据实施例，非易失性存储器包括多个输入/输出焊盘、使能输入焊盘、使能输出焊盘和芯片地址初始化电路。芯片地址初始化电路通过多个输入/输出焊盘接收当前芯片地址，响应于通过使能输入焊盘接收的当前使能信号存储当前芯片地址，通过使能输出焊盘输出下一使能信号，并通过多个输入/输出焊盘输出下一芯片地址。
8.根据实施例，非易失性存储器设备包括与多条数据线连接的多个非易失性存储器。多个非易失性存储器中的第一非易失性存储器包括与多条数据线连接的第一多个输入/输出焊盘、第一使能输入焊盘、第一使能输出焊盘和第一芯片地址初始化电路；并且多个非易失性存储器中的第二非易失性存储器包括与多条数据线连接的第二多个输入/输出焊盘、第二使能输入焊盘、第二使能输出焊盘和第二芯片地址初始化电路。第一和第二芯片地址初始化电路中的每一个通过多个输入/输出焊盘接收当前芯片地址，通过使用当前芯片地址生成下一芯片地址，通过第一和第二使能输出焊盘中的相应使能输出焊盘输出下一使能信号，并通过多个输入/输出焊盘输出下一芯片地址，并且第一使能输出焊盘和第二使能输入焊盘连接。
9.根据实施例，控制包括与多条数据线连接的多个非易失性存储器的外部非易失性存储器设备的存储器控制器的操作方法包括:与写使能信号同步地通过多条数据线向外部
非易失性存储器设备发送芯片地址初始化命令，以及与写使能信号同步地通过多条数据线传送第一芯片地址。第一芯片地址指示多个非易失性存储器中的一个的芯片地址，并且通过仅发送芯片地址初始化命令和第一芯片地址来初始化多个非易失性存储器中的每一个的芯片地址。
附图说明
10.通过参考附图详细描述本公开的实施例，本公开的上述和其他实施例将变得显而易见。
11.图1是示出根据本公开的实施例的存储器设备的框图。
12.图2是示出图1的存储器控制器的框图。
13.图3是示出图1的非易失性存储器的框图。
14.图4是用于描述图1的非易失性存储器设备的示意图。
15.图5是用于描述图1的非易失性存储器设备的示意图。
16.图6是示出非易失性存储器的操作的流程图。
17.图7是示出非易失性存储器设备的操作的时序图。
18.图8是示出非易失性存储器设备的操作的时序图。
19.图9是示出芯片地址初始化电路的框图。
20.图10是示出图9的定时控制电路的框图。
21.图11是更详细地示出图9的芯片地址寄存器的框图。
22.图12是更详细地示出图9的下一芯片地址生成器的框图。
23.图13是示出非易失性存储器设备的操作的时序图。
24.图14是示出非易失性存储器设备的操作的时序图。
25.图15是示出根据本公开的实施例的存储系统所应用的固态驱动(ssd)系统的框图。
26.图16是示出根据本公开的实施例的非易失性存储器的示意图。
具体实施方式
27.下面，本公开的实施例可以被详细描述到相关领域的普通技术人员可以容易地实施本公开的这些和其他实施例的程度。
28.图1示出了根据本公开实施例的存储器设备。参考图1，存储器设备100可以包括存储器控制器110和非易失性存储器(nvm)设备120。存储器控制器110可以被配置为处理来自主机的各种请求。例如，根据主机的请求，存储器控制器110可以将数据存储在非易失性存储器设备120中，或者可以读取存储在其中的数据。
29.存储控制器110可以在非易失性存储器设备120中存储数据data。例如，存储器控制器110可以通过多条数据线dq向非易失性存储器设备120提供命令cmd、地址addr和数据data。存储器控制器110还可以向非易失性存储器设备120提供控制信号ctrl和数据选通信号dqs。
30.根据本公开的存储器控制器110可以包括芯片地址控制电路111。在实施例中，芯片地址控制电路111可以设置或初始化多个非易失性存储器nvm1至nvm4中的每一个的芯片
地址。也就是说，芯片地址控制电路111可以向多个非易失性存储器nvm1至nvm4发送芯片地址初始化命令和起始芯片地址。在实施例中，芯片地址控制电路111可以通过多条数据线dq发送芯片地址初始化命令(例如，e2h)和起始芯片地址。
31.在实施例中，根据本公开的存储器控制器110的芯片地址控制电路111不需要发送多个非易失性存储器nvm1至nvm4的所有芯片地址。也就是说，芯片地址控制电路111可以向多个非易失性存储器nvm1至nvm4发送芯片地址初始化命令，然后可以发送作为起始非易失性存储器(例如，第一非易失性存储器nvm1)的芯片地址的起始芯片地址，该起始非易失性存储器为多个非易失性存储器nvm1至nvm4中的一个。除了起始非易失性存储器之外的剩余非易失性存储器(例如，第二至第四非易失性存储器nvm2至nvm4)中的每一个的芯片地址可以由任何其他非易失性存储器发送。
32.在存储控制器110的控制下，非易失性存储器设备120可以存储数据或者可以输出存储的数据。非易失性存储器设备120可以包括多个非易失性存储器nvm1至nvm4。在实施例中，多个非易失性存储器nvm1至nvm4中的每一个可以包括nand闪存。然而，本公开不限于此。例如，多个非易失性存储器nvm1至nvm4中的每一个可以包括诸如以下存储器的各种存储器设备中的至少一个：只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、闪存设备、相变ram(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)等。
33.非易失性存储器设备120可以是多芯片封装(mcp)。例如，非易失性存储器设备120可以通过在一个封装中安装具有基本相同结构的多个芯片来实施。多个非易失性存储器nvm1至nvm4中的每一个可以具有唯一的芯片地址。芯片地址可以用作能够彼此独立地识别多个非易失性存储器nvm1至nvm4的标识符。芯片地址可以指示多个非易失性存储器nvm1至nvm4当中，输入到非易失性存储器设备120的命令cmd、数据data和地址addr将被发送到的非易失性存储器。
34.根据本公开实施例的多个非易失性存储器nvm1至nvm4中的每一个可以包括芯片地址初始化电路123。芯片地址初始化电路123可以响应于接收到的芯片地址初始化命令来执行芯片地址初始化操作。芯片地址初始化电路123可以存储接收到的芯片地址。芯片地址初始化电路123可以通过使用接收到的芯片地址来生成下一芯片地址。芯片地址初始化电路123可以与下一初始化使能信号同步地输出下一芯片地址。在实施例中，下一初始化使能信号可以作为能够锁存下一芯片地址的时钟被提供给下一非易失性存储器。
35.在实施例中，非易失性存储器设备120可以将从存储器控制器110接收的起始芯片地址设置为作为多个非易失性存储器nvm1至nvm4之一的起始非易失性存储器(例如，第一非易失性存储器nvm1)的芯片地址。除了起始非易失性存储器(例如，nvm1)之外的剩余非易失性存储器(例如，nvm2至nvm4)中的每一个可以响应于前一非易失性存储器生成的芯片地址和初始化使能信号来存储其自己的芯片地址。
36.换句话说，起始非易失性存储器可以存储从存储器控制器110接收的起始芯片地址，并且除了起始非易失性存储器之外的剩余非易失性存储器中的每个可以存储从前一非易失性存储器接收的芯片地址。
37.在实施例中，芯片地址初始化操作可以指示如下操作：响应于从存储器控制器110接收的芯片地址初始化命令和起始芯片地址，起始非易失性存储器存储起始芯片地址，并
且剩余非易失性存储器中的每一个存储前一非易失性存储器生成的芯片地址。参考以下附图，可以更全面地描述根据本公开实施例的存储器设备100的芯片地址初始化操作。
38.图2示出了图1的存储器控制器。参考图1和2，存储器控制器110可以包括芯片地址控制电路111、处理器112、随机存取存储器(ram)113、主机接口电路114和非易失性存储器接口电路115。
39.芯片地址控制电路111可以感测或检测到正在执行初始化操作。芯片地址控制电路111可以接收芯片地址设置信息。在实施例中，芯片地址设置信息可以包括指示非易失性存储器设备120是多芯片封装的信息或者关于非易失性存储器设备120中的非易失性存储器nvm的数量的信息。芯片地址控制电路111可以通过使用芯片地址设置信息来设置非易失性存储器设备120中的每个非易失性存储器nvm的芯片地址。
40.在初始化操作中，根据本公开实施例的芯片地址控制电路111可以通过非易失性存储器接口电路115发送芯片地址初始化命令和起始芯片地址。也就是说，芯片地址控制电路111可以通过发送芯片地址初始化命令和起始芯片地址来向非易失性存储器设备120发送芯片地址初始化请求。
41.在实施例中，存储器控制器110可以从非易失性存储器设备120接收指示芯片地址初始化操作完成的通知。存储控制器110可以从非易失性存储器设备120接收初始化完成信号。这可以参考图5和7更详细地描述。
42.存储器控制器110可以通过状态读取操作来识别芯片地址初始化操作已经完成。存储器控制器110可以发送关于多个非易失性存储器nvm1至nvm4的状态读取命令。存储器控制器110可以为非易失性存储器nvm1至nvm4中的每一个发送芯片选择命令、芯片地址和状态读取命令。存储器控制器110可以从多个非易失性存储器nvm1至nvm4接收状态信息。存储器控制器110可以通过状态信息来确定芯片地址是否被正确设置。
43.为了发送读或写请求，存储器控制器110可以选择多个非易失性存储器nvm1至nvm4中的一个。在发送读或写命令之前，存储器控制器110可以发送芯片选择命令和要选择的非易失性存储器的芯片地址。
44.处理器112可以控制存储器控制器110的整体操作。可替换地，处理器112可以被配置为执行存储器控制器110进行操作所需的各种操作。
45.ram 113可以被配置为存储存储器控制器110进行操作所需的各种信息。ram 113可以用作存储控制器110的缓冲存储器、高速缓冲存储器或工作存储器。
46.主机接口电路114可以根据给定的通信协议与主机通信。主机接口电路114可以基于给定的接口协议来实施。在实施例中，给定的接口协议可以包括诸如以下接口的各种接口中的至少一个：串行ata(sata)接口、外围组件互连快速(pcie)接口、串行连接scsi(sas)接口、非易失性存储器快速(nvme)接口和通用闪存(ufs)接口。
47.非易失性存储器接口电路115可以根据给定的接口协议与非易失性存储器设备120通信。在实施例中，非易失性存储器接口电路115可以提供物理上彼此分离的多个通道。在实施例中，与非易失性存储器接口电路115相关联的给定接口协议可以是nand接口。
48.在实施例中，非易失性存储器接口电路115可以通过第一通道与非易失性存储器设备120通信。非易失性存储器接口电路115可以通过多条数据线dq与写使能信号we/的上升沿同步地输出芯片地址初始化命令和起始芯片地址。
49.图3示出了图1的非易失性存储器。下面，为了描述方便，可以假设非易失性存储器nvm是nand闪存。然而，本公开不限于此。
50.参考图1和3，非易失性存储器nvm可以包括存储器单元阵列121和外围电路122。存储器单元阵列121可以包括多个存储器块。多个存储器块中的每一个可以通过字线wl、串选择线ssl、接地选择线gsl和位线bl与外围电路122连接。
51.外围电路122可以从存储器控制器110接收地址addr、命令cmd和控制信号ctrl，并且可以响应于接收的信号与存储器控制器110交换数据data。例如，外围电路122可以包括地址解码器、控制逻辑、页缓冲电路、输入/输出电路、芯片地址初始化电路123。
52.芯片地址初始化电路123可以存储接收到的芯片地址。芯片地址初始化电路123可以通过使用接收到的芯片地址来生成下一芯片地址。芯片地址初始化电路123可以与初始化使能信号的上升沿同步地输出下一芯片地址。芯片地址初始化电路123可以参考以下附图更全面地描述。
53.图4示出了图1的非易失性存储器设备。为了附图的简洁和描述的方便，可以假设非易失性存储器设备120包括第一至第四非易失性存储器nvm1至nvm4。然而，本公开不限于此。
54.在实施例中，第一至第四非易失性存储器nvm1至nvm4可以在作为垂直于平面的方向的高度方向上堆叠。例如，第一非易失性存储器nvm1可以位于最底层，第二非易失性存储器nvm2可以堆叠在第一非易失性存储器nvm1上，第三非易失性存储器nvm3可以堆叠在第二非易失性存储器nvm2上，并且第四非易失性存储器nvm4可以堆叠在第三非易失性存储器nvm3上。然而，本公开不限于此。
55.多个非易失性存储器nvm1至nvm4中的每一个可以包括多个焊盘。一个非易失性存储器可以通过多个焊盘与任何其他非易失性存储器或存储器控制器通信。多个焊盘可以通过多个非易失性存储器之间的导线相互连接。
56.多个焊盘可以包括输入/输出焊盘iopad、写使能信号(we/)焊盘等。输入/输出焊盘iopad可以与多条数据线dq连接，并且可以用于发送命令、地址或数据。写使能信号(we/)焊盘可用于发送用于发送命令、地址或数据的时钟。
57.在实施例中，多个非易失性存储器nvm1至nvm4中的每一个可以包括输入/输出焊盘iopad以及第一和第二地址焊盘。即，第一非易失性存储器nvm1可以包括第一输入/输出焊盘iopad1以及第一和第二地址焊盘apad11和apad12，第二非易失性存储器nvm2可以包括第二输入/输出焊盘iopad2以及第一和第二地址焊盘apad21和apad22，第三非易失性存储器nvm3可以包括第三输入/输出焊盘iopad3以及第一和第二地址焊盘apad31和apad32，并且第四非易失性存储器nvm4可以包括第四输入/输出焊盘iopad4以及第一和第二地址焊盘apad41和apad42。
58.存储器控制器110和多个非易失性存储器nvm1至nvm4可以通过多条数据线dq彼此连接。为了方便起见，可以描述成：多条数据线dq被分成多条内部数据线dq_in_12、dq_in_23、dq_in_34和多条外部数据线dq_ext。也就是说，多条数据线dq可以被分成多条内部数据线dq_in_12、dq_in_23、dq_in_34和多条外部数据线dq_ext。
59.通过多条内部数据线dq_in_12、dq_in_23、dq_in_34输出的信号可以被提供给多条不同的内部数据线和多条外部数据线dq_ext。通过多条外部数据线dq_ext输出的信号可
以被提供给多条内部数据线dq_in_12、dq_in_23、dq_in_34。
60.存储器控制器110的输入/输出焊盘和第一非易失性存储器nvm1的第一输入/输出焊盘iopad1可以通过多条外部数据线dq_ext连接。第一非易失性存储器nvm1的第一输入/输出焊盘iopad1和第二非易失性存储器nvm2的第二输入/输出焊盘iopad2可以通过多条内部数据线dq_in_12连接。第二非易失性存储器nvm2的第二输入/输出焊盘iopad2和第三非易失性存储器nvm3的第三输入/输出焊盘iopad3可以通过多条内部数据线dq_in_23连接。第三非易失性存储器nvm3的第三输入/输出焊盘iopad3和第四非易失性存储器nvm4的第四输入/输出焊盘iopad4可以通过多条内部数据线dq_in_34连接。
61.即，多条外部数据线dq_ext和多条内部数据线dq_in_12、dq_in_23、dq_in_34可以互连以发送/接收相同的数据、相同的命令、相同的地址等。
62.存储器控制器110可以通过多个芯片使能信号ce/来识别多个非易失性存储器。然而，在存储器设备具有8通道、8路结构的情况下，使用64个芯片使能信号ce/来识别总共64个非易失性存储器。芯片使能信号ce/的数量增加可能会使布线空间不足。为了解决这个问题，可以为每个非易失性存储器分配芯片地址。
63.第一至第四非易失性存储器nvm1至nvm4可以通过芯片地址来识别。为了识别第一至第四非易失性存储器nvm1至nvm4，芯片地址可能需要至少两位。即，芯片地址“00”可被分配给第一非易失性存储器nvm1，芯片地址“01”可被分配给第二非易失性存储器nvm2，芯片地址“10”可被分配给第三非易失性存储器nvm3，芯片地址“11”可被分配给第四非易失性存储器nvm4。
64.非易失性存储器中的每个的芯片地址可以通过在封装中将每个芯片地址焊盘连接到电源电压vdd或接地电压vss来分配。例如，通过将第一非易失性存储器nvm1的第一地址焊盘apad11和第二地址焊盘apad12都连接到接地电压vss，可以将芯片地址“00”分配给第一非易失性存储器nvm1。通过将第二非易失性存储器nvm2的第一地址焊盘apda21和第二地址焊盘apad22分别连接到电源电压vdd和接地电压vss，可以将芯片地址“01”分配给第二非易失性存储器nvm2。通过将第三非易失性存储器nvm3的第一地址焊盘apda31和第二地址焊盘apad32分别连接到接地电压vss和电源电压vdd，可以将芯片地址“10”分配给第三非易失性存储器nvm3。通过将第四非易失性存储器nvm4的第一地址焊盘apda41和第二地址焊盘apad42连接到电源电压vdd，可以将芯片地址“11”分配给第四非易失性存储器nvm4。
65.如上所述，为了将芯片地址分配给非易失性存储器设备120的第一至第四非易失性存储器设备nvm1至nvm4，第一至第四非易失性存储器设备nvm1至nvm4中的每一个可能需要2个焊盘，并且非易失性存储器设备120可能需要8个焊盘。
66.例如，假设非易失性存储器设备包括16个非易失性存储器，16个非易失性存储器中的每一个可能需要4个焊盘，并且非易失性存储器设备可能需要64个焊盘。这样，随着封装在非易失性存储器设备中的非易失性存储器的数量增加，必要的焊盘的数量可能增加。这导致芯片尺寸的增加。
67.图5示出了图1的非易失性存储器设备。可以假设非易失性存储器设备120包括第一至第四非易失性存储器nvm1至nvm4。然而，本公开不限于此。参考图5描述了非易失性存储器设备120的堆叠结构，因此，可以省略额外的描述以避免冗余。
68.为了附图的简洁和描述的方便，可以省略对写使能信号(we/)焊盘、芯片使能信号
(ce/)焊盘等的讨论。在实施例中，多个非易失性存储器nvm1至nvm4中的每一个可以包括输入/输出焊盘iopad、使能输入焊盘ei_pad和使能输出焊盘eo_pad。
69.例如，第一非易失性存储器nvm1可以包括第一输入/输出焊盘iopad1、第一使能输入焊盘ei_pad1和第一使能输出焊盘eo_pad1，第二非易失性存储器nvm2可以包括第二输入/输出焊盘iopad2、第二使能输入焊盘ei_pad2和第二使能输出焊盘eo_pad2，第三非易失性存储器nvm3可以包括第三输入/输出焊盘iopad3、第三使能输入焊盘ei_pad3和第三使能输出焊盘eo_pad3，并且第四非易失性存储器nvm4可以包括第四输入/输出焊盘iopad4、第四使能输入焊盘ei_pad4和第四使能输出焊盘eo_pad4。
70.存储器控制器110和多个非易失性存储器nvm1至nvm4可以通过多条数据线dq彼此连接。为了方便起见，可以描述成：多条数据线dq被分成多条内部数据线dq_in_12、dq_in_23、dq_in_34和多条外部数据线dq_ext。
71.存储器控制器110的输入/输出焊盘和第一非易失性存储器nvm1的第一输入/输出焊盘iopad1可以通过多条外部数据线dq_ext连接。第一非易失性存储器nvm1的第一输入/输出焊盘iopad1和第二非易失性存储器nvm2的第二输入/输出焊盘iopad2可以通过多条内部数据线dq_in_12连接。第二非易失性存储器nvm2的第二输入/输出焊盘iopad2和第三非易失性存储器nvm3的第三输入/输出焊盘iopad3可以通过多条内部数据线dq_in_23连接。第三非易失性存储器nvm3的第三输入/输出焊盘iopad3和第四非易失性存储器nvm4的第四输入/输出焊盘iopad4可以通过多条内部数据线dq_in_34连接。
72.在实施例中，使能输出焊盘eo_pad1至eo_pad3可以分别与相邻非易失性存储器的使能输入焊盘ei_pad2至ei_pad4连接。从第一使能输出焊盘eo_pad1输出的第二初始化使能信号cie12可以输入到第二使能输入焊盘ei_pad2，从第二使能输出焊盘eo_pad2输出的第三初始化使能信号cie23可以输入到第三使能输入焊盘ei_pad3，并且从第三使能输出焊盘eo_pad3输出的第四初始化使能信号cie34可以输入到第四使能输入焊盘ei_pad4。也就是说，多个非易失性存储器nvm1至nvm4可以通过使能输入焊盘ei_pad1至ei_pad4和使能输出焊盘eo_pad1至eo_pad4以菊花链结构连接。
73.非易失性存储器设备120的非易失性存储器nvm1至nvm4之一，即起始非易失性存储器的使能输入焊盘ei_pad，不需要与任何其他非易失性存储器的使能输出焊盘eo_pad连接。在实施例中，起始非易失性存储器可以指示包括通过外部数据线dq_ext与存储器控制器110连接的第一输入/输出焊盘iopad1的非易失性存储器。起始非易失性存储器可以指示第一非易失性存储器nvm1。第一非易失性存储器nvm1的第一使能输入焊盘ei_pad1不需要与任何其他非易失性存储器的使能输出焊盘eo_pad连接，并且可以与电源电压(例如，vdd)连接。
74.非易失性存储器设备120的非易失性存储器nvm1至nvm4之一，即最后一个非易失性存储器的使能输出焊盘eo_pad不需要与任何其他非易失性存储器的使能输入焊盘ei_pad连接。例如，第四使能输出焊盘eo_pad4不需要与任何其他非易失性存储器的焊盘连接。也就是说，第四使能输出焊盘eo_pad4可以是浮动的。
75.在实施例中，最后一个非易失性存储器的使能输出焊盘可以通过初始化完成信号与存储器控制器110连接。例如，第四使能输出焊盘eo_pad4和存储器控制器110的焊盘可以通过初始化完成信号连接。
76.存储器控制器110可以从第四使能输出焊盘eo_pad4接收初始化完成信号。当第四非易失性存储器nvm4的初始化完成信号处于逻辑高电平时，存储器控制器110可以识别出非易失性存储器设备120的初始化操作完成。
77.图6示出了非易失性存储器的操作。参考图1、3和6，在操作s100中，非易失性存储器nvm设备120的芯片地址初始化电路123可以接收芯片地址初始化命令cic。在实施例中，芯片地址初始化电路123可以在写使能信号we/的上升沿锁存通过多条数据线dq接收的信号作为芯片地址初始化命令cic。
78.在操作s200中，芯片地址初始化电路123可以接收当前芯片地址ca_cur和当前初始化使能信号cie_cur。例如，芯片地址初始化电路123可以通过与多个输入/输出焊盘iopad连接的多条数据线dq接收当前芯片地址ca_cur，并且可以通过使能输入焊盘ei_pad接收当前初始化使能信号cie_cur。
79.在实施例中，当前芯片地址ca_cur可以是对应于当前非易失性存储器的芯片地址。例如，当当前非易失性存储器是第二非易失性存储器nvm2时，当前芯片地址ca_cur可以是作为第二非易失性存储器nvm2的芯片地址的第二芯片地址(例如，“01”)。
80.当前芯片地址ca_cur可以由存储器控制器110或前一非易失性存储器生成。例如，第一非易失性存储器nvm1的芯片地址初始化电路123可以接收由存储器控制器110生成的当前芯片地址ca_cur。第二非易失性存储器nvm2的芯片地址初始化电路123可以接收由作为前一非易失性存储器的第一非易失性存储器nvm1生成的当前芯片地址ca_cur。
81.在实施例中，前一非易失性存储器可以表示包括与当前非易失性存储器的使能输入焊盘连接的使能输出焊盘的非易失性存储器。也就是说，当当前非易失性存储器是第二非易失性存储器nvm2时，前一非易失性存储器可以是包括与第二使能输入焊盘ei_pad2连接的第一使能输出焊盘eo_pad1的第一非易失性存储器nvm1
82.芯片地址初始化电路123可以在写使能信号we/或当前初始化使能信号cie_cur的上升沿锁存或存储通过多条数据线dq接收的信号作为当前芯片地址ca_cur。在实施例中，起始非易失性存储器(例如nvm1)可以与写使能信号we/同步地接收当前芯片地址ca_cur。除起始非易失性存储器之外的其余非易失性存储器可以与当前初始化使能信号cie_cur同步地接收当前芯片地址ca_cur。除起始非易失性存储器之外的剩余非易失性存储器(例如，nvmx)中的每一个可以指示每个包括通过多条内部数据线(例如，dq_in_xy)与任何其他非易失性存储器(例如，nvmy)连接的输入/输出焊盘iopad的非易失性存储器(例如，nvm2至nvm4)。
83.在操作s300中，芯片地址初始化电路123可以存储当前芯片地址ca_cur。在实施例中，在第一非易失性存储器nvm1的情况下，芯片地址初始化电路123可以与写使能信号we/的上升沿同步地存储作为起始芯片地址的第一芯片地址ca1。剩余的非易失性存储器nvm2至nvm4可以与当前初始化使能信号cie_cur的上升沿同步地接收当前芯片地址ca_cur。
84.在实施例中，在初始化操作完成之后，在一般的写或读操作中，非易失性存储器可以比较在芯片选择时段期间接收的芯片地址和存储在其中的当前芯片地址，以确定是否通过多条数据线dq接收命令、地址或数据。也就是说，当当前芯片地址和接收到的芯片地址相同时，可以通过多条数据线dq接收命令、地址或数据。
85.在操作s400中，芯片地址初始化电路123可以生成下一芯片地址ca_next。在实施
例中，下一芯片地址ca_next可以是对应于下一非易失性存储器的芯片地址。下一非易失性存储器可以表示包括与当前非易失性存储器的使能输出焊盘连接的使能输入焊盘的非易失性存储器。例如，当当前非易失性存储器是第二非易失性存储器nvm2时，下一非易失性存储器可以是包括与第二使能输出焊盘eo_pad2连接的第三使能输入焊盘ei_pad3的第三非易失性存储器nvm3。
86.芯片地址初始化电路123可以将当前芯片地址ca_cur和给定值相加，以生成下一芯片地址。给定值可以是1，但不限于此。例如，当当前非易失性存储器是第二非易失性存储器nvm2时，第二非易失性存储器nvm2可以将作为当前芯片地址ca_cur的第二芯片地址ca2(例如，“01”)和“1”相加，以生成作为下一芯片地址ca_next的第三芯片地址ca3(例如，“10”)。
87.在操作s500中，芯片地址初始化电路123可以输出下一芯片地址ca_next和下一初始化使能信号cie_next。芯片地址初始化电路123可以通过多条数据线dq将下一芯片地址ca_next发送到下一非易失性存储器。芯片地址初始化电路123可以通过使能输出焊盘eo_pad将下一初始化使能信号cie_next发送到下一非易失性存储器。
88.芯片地址初始化电路123可以与下一初始化使能信号cie_next同步地将下一芯片地址ca_next发送到下一非易失性存储器。也就是说，可以发送下一芯片地址ca_next和下一初始化使能信号cie_next，使得下一初始化使能信号cie_next的上升沿与数据信号的窗口中心对齐。
89.图7示出了非易失性存储器设备的操作。参考图1和7，多条数据线dq可以被划分成多条内部数据线dq_in_12、dq_in_23、dq_in_34和多条外部数据线dq_ext。这是参考图4描述的，并且因此，为了避免冗余，可以省略额外的描述。
90.存储器控制器110可以在控制器输出时段cont’输出期间发送芯片地址初始化命令cic和作为起始芯片地址的第一芯片地址ca1。在实施例中，芯片地址初始化命令cic可以是用于分配或初始化多个非易失性存储器的芯片地址的命令(例如，e2h)。第一芯片地址ca1可以是存储器控制器110生成的芯片地址(例如，“00”)，并且对应于多个非易失性存储器中的一个，诸如nvm1。
91.在实施例中，在控制器输出时段cont’输出期间，命令锁存使能信号cle和地址锁存使能信号ale可以处于逻辑高电平，并且芯片使能信号ce/可以处于逻辑低电平。在控制器输出时段cont’输出期间，非易失性存储器设备120可以在写使能信号we/的上升沿锁存通过多条外部数据线dq_ext接收的信号作为芯片地址初始化命令cic和第一芯片地址ca1。上述信号电平是示例性的，并且本公开不限于此。
92.第一非易失性存储器nvm1可以存储因此接收的第一芯片地址ca1。第一非易失性存储器nvm1可以通过使用第一芯片地址ca1来生成第二芯片地址ca2。例如，第一非易失性存储器nvm1可以将第一芯片地址ca1和给定值相加，以生成第二芯片地址ca2。也就是说，第一非易失性存储器nvm1可以将作为第一芯片地址ca1的“00”和“1”相加来生成第二芯片地址ca2(例如，“01”)。
93.在第一非易失性存储器输出时段nvm1输出期间，第一非易失性存储器nvm1可以与第二初始化使能信号cie12的上升沿同步地通过多条内部数据线dq_in_12将第二芯片地址ca2发送到第二非易失性存储器nvm2。
94.第二非易失性存储器nvm2可以在第二初始化使能信号cie12的上升沿锁存通过多条内部数据线dq_in_12接收的信号作为第二芯片地址ca2。第二非易失性存储器nvm2可以存储因此接收的第二芯片地址ca2。第二非易失性存储器nvm2可以通过使用第二芯片地址ca2来生成第三芯片地址ca3。也就是说，第二非易失性存储器nvm2可以将第二芯片地址ca2(例如，“01”)和“1”相加，以生成第三芯片地址ca3(例如，“10”)。
95.在第二非易失性存储器输出时段nvm2输出期间，第二非易失性存储器nvm2可以与第三初始化使能信号cie23的上升沿同步地通过多条内部数据线dq_in_23将第三芯片地址ca3发送到第三非易失性存储器nvm3。
96.第三非易失性存储器nvm3可以在第三初始化使能信号cie23的上升沿锁存通过多条内部数据线dq_in_23接收的信号作为第三芯片地址ca3。第三非易失性存储器nvm3可以存储因此接收的第三芯片地址ca3。第三非易失性存储器nvm3可以通过使用第三芯片地址ca3来生成第四芯片地址ca4。也就是说，第三非易失性存储器nvm3可以将第三芯片地址ca3(例如，“10”)和“1”相加，以生成第四芯片地址ca4(例如，“11”)。
97.在第三非易失性存储器输出时段nvm3输出期间，第三非易失性存储器nvm3可以与第四初始化使能信号cie34的上升沿同步地通过多条内部数据线dq_in_34将第四芯片地址ca4发送到第四非易失性存储器nvm4。
98.第四非易失性存储器nvm4可以在第四初始化使能信号cie34的上升沿锁存通过多条内部数据线dq_in_34接收的信号作为第四芯片地址ca4。第四非易失性存储器nvm4可以存储因此接收的第四芯片地址ca4。
99.在实施例中，因为可以假设非易失性存储器设备120包括第一至第四非易失性存储器nvm1至nvm4，所以第四非易失性存储器nvm4的第四使能输出焊盘eo_pad4不需要与任何其他非易失性存储器的使能输入焊盘ei_pad连接。
100.然而，第四非易失性存储器nvm4可以生成下一芯片地址和下一初始化使能信号。第四非易失性存储器nvm4可以通过使用第四芯片地址ca4来生成下一芯片地址。第四非易失性存储器nvm4可以与下一初始化使能信号的上升沿同步地通过多条数据线dq输出下一芯片地址。第四非易失性存储器nvm4可以通过第四使能输出焊盘eo_pad4输出下一初始化使能信号。
101.在实施例中，第四使能输出焊盘eo_pad4和存储器控制器110可以连接。存储器控制器110可以接收从第四使能输出焊盘eo_pad4输出的初始化完成信号。也就是说，第四非易失性存储器nvm4的下一初始化使能信号不需要发送到任何其他非易失性存储器。相反，第四非易失性存储器nvm4的下一初始化使能信号可以作为初始化完成信号被发送到存储器控制器110。
102.图8示出了非易失性存储器设备的操作。参考图1、7和8，非易失性存储器中的每个可以生成初始化使能信号，使得初始化使能信号的上升沿与多条数据线dq的窗口的中心对齐(例如，与窗口中心对齐)。在替代实施例中，可以使用下降沿来代替。在替代实施例中，上升沿或下降沿不需要中心对齐，而是可以与窗口的较早或较晚部分对齐。
103.例如，第一非易失性存储器nvm1可以在从第一时间t1起经过第一时间段t1之后，即从第二时间t2起，通过多条内部数据线dq_in_12输出第二芯片地址ca2。更详细地，第一时间t1可以是基于检测写使能信号we/的上升沿的结果锁存第一芯片地址ca1的时间。第一
非易失性存储器nvm1可以在从第二时间t2起经过第二时间段t2之后，即在第三时间t3，将第二初始化使能信号cie12设置为逻辑高电平。第一非易失性存储器nvm1不需要在从第三时间t3起经过第三时间段t3之后，即从第四时间t4起，通过多条内部数据线dq_in_12输出第二芯片地址ca2。
104.这样，第一非易失性存储器nvm1可以通过从第二时间t2到第四时间t4输出第二芯片地址ca2并且在第三时间t3将第二初始化使能信号cie12设置为逻辑高电平来对齐上升沿。
105.第二非易失性存储器nvm2可以在从第三时间t3起经过第一时间段t1之后，即从第五时间t5起，通过多条内部数据线dq_in_23输出第三芯片地址ca3。更详细地，第三时间t3可以是基于检测第二初始化使能信号cie12的上升沿的结果锁存第二芯片地址ca2的时间。第二非易失性存储器nvm2可以在从第五时间t5起经过第二时间段t2之后，即在第六时间t6，将第三初始化使能信号cie23设置为逻辑高电平。在从第六时间t6起经过第三时间段t3之后，即从第七时间t7起，第二非易失性存储器nvm2不需要通过多条内部数据线dq_in_23输出第三芯片地址ca3。
106.这样，第二非易失性存储器nvm2可以通过从第五时间t5到第七时间t7输出第三芯片地址ca3并且在第六时间t6将第三初始化使能信号cie23设置为逻辑高电平来对齐上升沿。第三和第四非易失性存储器nvm3和nvm4的操作类似于第二非易失性存储器nvm2的操作，因此，可以省略额外的描述以避免冗余。
107.如上所述，下一芯片地址可以从接收到当前芯片地址的时间之后经过第一时间段t1的时间开始输出。第一非易失性存储器nvm1和剩余的非易失性存储器nvm2至nvm4可以具有不同的接收到当前芯片地址的定时。因为第一非易失性存储器nvm1与写使能信号we/同步地从存储器控制器110接收第一芯片地址ca1，所以检测到写使能信号we/的上升沿的时间可以对应于接收到当前芯片地址的时间。相反，因为剩余非易失性存储器nvm2至nvm4中的每一个与来自前一非易失性存储器的初始化使能信号cie同步地接收当前芯片地址，所以检测到初始化使能信号cie的上升沿的时间可以对应于接收到当前芯片地址的时间。
108.图9示出了芯片地址初始化电路。参考图1、5和9，芯片地址初始化电路123可以包括定时控制电路141_1、芯片地址寄存器141_2和下一芯片地址生成器141_3。
109.芯片地址初始化电路123可以接收当前初始化使能信号cie_cur和写使能信号we/。当前初始化使能信号cie_cur可以通过使能输入焊盘ei_pad接收。芯片地址初始化电路123可以发送下一初始化使能信号cie_next。下一初始化使能信号cie_next可以通过使能输出焊盘eo_pad输出。
110.芯片地址初始化电路123可以通过多条数据线dq接收芯片地址初始化命令cic和当前芯片地址ca_cur，并且可以通过多条数据线dq发送下一芯片地址ca_next。通过多条数据线dq接收的芯片地址初始化命令cic、当前芯片地址ca_cur和下一芯片地址ca_next可以通过输入/输出焊盘iopad交换。
111.例如，当当前非易失性存储器是第二非易失性存储器nvm2时，可以通过第二使能输入焊盘ei_pad2接收当前初始化使能信号cie_cur。下一初始化使能信号cie_next可以通过第二使能输出焊盘eo_pad2输出。芯片地址初始化命令cic、当前芯片地址ca_cur和下一芯片地址ca_next可以通过第二输入/输出焊盘iopad2交换。
112.定时控制电路141_1可以接收写使能信号we/和当前初始化使能信号cie_cur。定时控制电路141_1可以通过多条数据线dq接收芯片地址初始化命令cic。定时控制电路141_1可以基于写使能信号we/或当前初始化使能信号cie_cur生成时钟信号clk、数据输出使能信号doe和下一初始化使能信号cie_next。
113.在实施例中，定时控制电路141_1可以通过时钟信号clk控制锁存当前芯片地址ca_cur的定时，可以通过数据输出使能信号doe控制输出下一芯片地址ca_next的定时，并且可以控制生成下一初始化使能信号cie_next的定时。
114.定时控制电路141_1可以将时钟信号clk发送到芯片地址(ca)寄存器141_2。定时控制电路141_1可以将数据输出使能信号doe发送到下一ca生成器141_3。定时控制电路141_1可以将下一初始化使能信号cie_next发送到下一非易失性存储器。
115.芯片地址寄存器141_2可以通过多条数据线dq接收当前芯片地址ca_cur。芯片地址寄存器141_2可以从定时控制电路141_1接收时钟信号clk。芯片地址寄存器141_2可以基于因此接收的时钟信号clk锁存或存储当前芯片地址ca_cur。芯片地址寄存器141_2可以将存储在其中的当前芯片地址ca_cur发送到下一芯片地址生成器141_3。
116.下一芯片地址生成器141_3可以从定时控制电路141_1接收数据输出使能信号doe。下一芯片地址生成器141_3可以从芯片地址寄存器141_2接收当前芯片地址ca_cur。下一芯片地址生成器141_3可以通过使用当前芯片地址ca_cur来生成下一芯片地址ca_next。下一芯片地址生成器141_3可以响应于从定时控制电路141_1接收的数据输出使能信号doe，通过多条数据线dq发送下一芯片地址ca_next。
117.图10更详细地示出了图9的定时控制电路。参考图9和10，定时控制电路141_1可以控制锁存当前芯片地址ca_cur的定时，可以控制输出下一芯片地址ca_next的定时，并且可以控制生成下一初始化使能信号cie_next的定时。
118.定时控制电路141_1可以包括初始化命令解码器icmd_dec、第一至第三延迟电路dly1至dly3、第一反相器i1以及第一和第二与门and1和and2。初始化命令解码器icmd_dec可以接收写使能信号we/并且可以通过多条数据线dq接收芯片地址初始化命令cic。初始化命令解码器icmd_dec可以输出初始化信号ini。
119.在实施例中，在接收芯片地址初始化命令cic之前，初始化信号ini的初始状态可以处于逻辑低电平。初始化命令解码器icmd_dec可以在写使能信号we/的上升沿锁存通过多条数据线dq接收的信号作为芯片地址初始化命令cic。当接收到芯片地址初始化命令cic时，初始化命令解码器icmd_dec可以输出逻辑高电平的初始化信号ini。初始化信号ini可以被提供给第一与门and1。
120.第一与门and1可以接收初始化信号ini和当前初始化使能信号cie_cur。第一与门and1可以输出时钟信号clk。在实施例中，当初始化信号ini的初始状态处于逻辑高电平时，时钟信号clk的初始状态可以处于逻辑低电平。
121.当初始化信号ini和当前初始化使能信号cie_cur都处于逻辑高电平时，第一与门and1可以输出逻辑高电平的时钟信号clk。也就是说，当通过多条数据线dq接收到芯片地址初始化命令cic并且当前初始化使能信号cie_cur处于逻辑高电平时，时钟信号clk可以从逻辑低电平转变到逻辑高电平。
122.在实施例中，当当前非易失性存储器是第一非易失性存储器nvm1时，时钟信号clk
可以在第一时间t1从逻辑低电平转变到逻辑高电平。也就是说，时钟信号clk可以基于写使能信号we/生成。可替换地，当当前非易失性存储器是第二非易失性存储器nvm2时，时钟信号clk可以在第三时间t3从逻辑低电平转变到逻辑高电平。也就是说，可以基于当前初始化使能信号cie_cur来生成时钟信号clk。时钟信号clk可以被提供给第一延迟电路dly1。
123.第一延迟电路dly1可以接收时钟信号clk。第一延迟电路dly1可以将接收信号延迟第一时间段t1。从第一延迟电路dly1输出的信号可以被提供给第二延迟电路dly2和第二与门and2。
124.第二与门and2可以接收从第一延迟电路dly1输出的信号和从第一反相器i1输出的信号。第二与门and2可以输出数据输出使能信号doe。因为时钟信号clk的初始状态处于逻辑低电平，所以数据输出使能信号doe的初始状态可以处于逻辑低电平。
125.只有当从第一延迟电路dly1输出的信号和从第一反相器i1输出的信号都处于逻辑高电平时，第二与门and2才可以输出逻辑高电平的数据输出使能信号doe。也就是说，在从时钟信号clk的低到高转变起经过第一时间段t1之后，数据输出使能信号doe可以从逻辑低电平转变到逻辑高电平。换句话说，在从第三时间t3起经过第一时间段t1之后，即在第五时间t5，随着数据输出使能信号doe从逻辑低电平转变为逻辑高电平，第二非易失性存储器nvm2可以通过多条数据线dq输出第三芯片地址ca3。
126.第二延迟电路dly2可以接收从第一延迟电路dly1输出的信号。第二延迟电路dly2可以输出下一初始化使能信号cie_next。因为时钟信号clk的初始状态处于逻辑低电平，所以下一初始化使能信号cie_next的初始状态可以处于逻辑低电平。第二延迟电路dly2可以输出通过将从第一延迟电路dly1输出的信号延迟第二时间段t2而获得的信号作为下一初始化使能信号cie_next。也就是说，在从数据输出使能信号doe的低到高转变起经过第二时间段t2之后，下一初始化使能信号cie_next可以从逻辑低电平转变到逻辑高电平。换句话说，在从第五时间t5起经过第二时间段t2之后，即在第六时间t6，下一初始化使能信号cie_next可以从逻辑低电平转变到逻辑高电平。
127.第三延迟电路dly3可以接收下一初始化使能信号cie_next。第三延迟电路dly3可以输出通过将接收到的下一初始化使能信号cie_next延迟第三时间段t3而获得的信号。因为下一初始化使能信号cie_next的初始状态处于逻辑低电平，所以从第三延迟电路dly3输出的信号的初始状态可以处于逻辑低电平。在从下一初始化使能信号cie_next的低到高转变起经过第三时间段t3之后，从第三延迟电路dly3输出的信号可以从逻辑低电平转变为逻辑高电平。换句话说，在从第六时间t6起经过第三时间段t3之后，即在第七时间t7，从第三延迟电路dly3输出的信号可以从逻辑低电平转变到逻辑高电平。从第三延迟电路dly3输出的信号可以被提供给第一反相器i1。
128.第一反相器i1可以接收从第三延迟电路dly3输出的信号。第一反相器i1可以反相并输出接收的信号。因为从第三延迟电路dly3输出的信号的初始状态处于逻辑低电平，所以从第一反相器i1输出的信号的初始状态可以处于逻辑高电平。在从下一初始化使能信号cie_next的低到高转变起经过第三时间段t3之后，从第一反相器i1输出的信号可以从逻辑高电平转变为逻辑低电平。换句话说，在从第六时间t6起经过第三时间段t3之后，即在第七时间t7，从第一反相器i1输出的信号可以从逻辑高电平转变到逻辑低电平。从第一反相器i1输出的信号可以被提供给第二与门and2。
129.如上所述，第二与门and2可以接收从第一延迟电路dly1输出的信号和从第一反相器i1输出的信号。数据输出使能信号doe的初始状态可以处于逻辑低电平，并且数据输出使能信号doe可以在第五时间t5从逻辑低电平转变到逻辑高电平。之后，因为从第一反相器i1输出的信号在第七时间t7从逻辑高电平转变到逻辑低电平，所以数据输出使能信号doe可以在第七时间t7从逻辑高电平转变到逻辑低电平。换句话说，从第七时间t7开始，第二非易失性存储器nvm2不需要通过多条数据线dq输出第三芯片地址ca3。
130.图11更详细地示出了图9的芯片地址寄存器。图11中所示的芯片地址寄存器141_2是示例性的，并且本公开不限于此。下面，为了简单描述，可以假设芯片地址寄存器141_2包括第一触发器ff1和第二触发器ff2。
131.因为非易失性存储器设备120包括第一至第四非易失性存储器nvm1至nvm4，所以至少两位的芯片地址ca可以用于彼此独立地识别第一至第四非易失性存储器nvm1至nvm4。因此，可以描述为芯片地址寄存器141_2包括至少两个触发器。然而，本公开不限于此。例如，随着非易失性存储器设备120中的非易失性存储器的数量增加，芯片地址寄存器141_2中的触发器的数量也可以增加。
132.芯片地址寄存器141_2可以从定时控制电路141_1接收时钟信号clk，并且可以通过多条数据线dq接收当前芯片地址ca_cur。可以假设多条数据线dq传递第一至第八数据信号dq1至dq8。可以假设，因为芯片地址是2位地址，所以通过第一至第八数据信号dq1至dq8中的第一和第二数据信号dq1和dq2来发送/接收芯片地址。然而，本公开不限于此。例如，可以通过第一至第八数据信号dq1至dq8的任意两个信号来发送/接收芯片地址。
133.当前芯片地址可以包括第一地址位a1和第二地址位a2。第一地址位a1可以通过第一数据信号dq1发送。第二地址位a2可以通过第二数据信号dq2发送。
134.第一触发器ff1可以响应于时钟信号clk，通过第一数据信号dq1存储第一地址位a1。也就是说，第一触发器ff1可以在时钟信号clk的上升沿存储第一地址位a1的电平。存储在第一触发器ff1中的第一地址位a1的电平可以被提供给第一触发器ff1的第一输出q1。例如，在第二非易失性存储器nvm2的情况下，第一输出q1可以处于逻辑高电平。
135.第二触发器ff2可以响应于时钟信号clk，通过第二数据信号dq2存储第二地址位a2。也就是说，第二触发器ff2可以在时钟信号clk的上升沿存储第二地址位a2的电平。存储在第二触发器ff2中的第二地址位a2的电平可以被提供给第二触发器ff2的第二输出q2。例如，在第二非易失性存储器nvm2的情况下，第二输出q2可以处于逻辑低电平。
136.第一和第二输出q1和q2的组合可以形成当前非易失性存储器的当前芯片地址。例如，当当前非易失性存储器是第二非易失性存储器nvm2时，因为第一输出q1处于逻辑高电平，而第二输出q2处于逻辑低电平，所以“01”可以存储在芯片地址寄存器141_2中。
137.图12更详细地示出了图9的下一芯片地址生成器。图12中所示的下一芯片地址生成器141_3是示例性的，并且本公开不限于此。参考图9和12，下一芯片地址生成器141_3可以包括加法器add、第二反相器i2和第三反相器i3。下一芯片地址生成器141_3可以通过输出q从芯片地址寄存器141_2接收当前芯片地址ca_cur。下一芯片地址生成器141_3可以从定时控制电路141_1接收数据输出使能信号doe。下一芯片地址生成器141_3可以通过多条数据线dq将因此生成的下一芯片地址ca_next发送到下一非易失性存储器。
138.加法器add可以通过输出q从芯片地址寄存器141_2接收当前芯片地址ca_cur，并
且可以接收给定值或预定值pdv。给定值pdv可以指示当前芯片地址ca_cur和下一芯片地址ca_next之间的差异。在实施例中，给定值pdv可以是“1”，但不限于此。加法器add可以将当前芯片地址ca_cur和给定值pdv相加，以生成下一芯片地址ca_next。加法器add可以通过和信号“s”将下一芯片地址ca_next发送到第二反相器i2。
139.第二反相器i2可以反相并输出通过和信号“s”接收的下一芯片地址ca_next。从第二反相器i2输出的信号可以被提供给第三反相器i3。第三反相器i3可以接收从第二反相器i2输出的信号，并且可以接收从定时控制电路141_1输出的数据输出使能信号doe。第三反相器i3可以与数据输出使能信号doe同步地对从第二反相器i2接收的信号进行反相，并且可以通过多条数据线dq输出反相的信号。也就是说，在数据输出使能信号doe处于逻辑高电平的时段期间，第三反相器i3可以通过多条数据线dq输出下一芯片地址ca_next。例如，因为第二非易失性存储器nvm2的数据输出使能信号doe从第五时间t5到第七时间t7处于逻辑高电平，所以第二非易失性存储器nvm2可以从第五时间t5到第七时间t7通过多个内部数据线dq_in_23输出第三芯片地址ca3。
140.图13示出了非易失性存储器设备的操作。为了附图的简洁和描述的方便，仅示出了多条数据线dq，并且可以省略其他信号(例如，ce/、cle、ale、we/、和re/)。参考图1和13，存储器控制器110可以在芯片地址初始化时段ca init期间分配或初始化多个非易失性存储器的芯片地址。这在上面已经描述了，因此，为了避免冗余，可以省略附加的描述。
141.存储器控制器110可以确定芯片地址是否被正确初始化。在实施例中，存储器控制器110可以在第一非易失性存储器检查时段nvm1检查期间通过多条数据线dq发送芯片选择命令csc、第一芯片地址ca1和状态读取命令sr。例如，状态读取命令sr可以是用于检查非易失性存储器的状态的命令(例如，70h)。之后，第一非易失性存储器nvm1可以响应于状态读取命令sr通过多条数据线dq输出第一状态信息si1
142.简要参考图1、13和14，芯片选择命令csc和第一芯片地址ca1可以在图14的芯片选择时段chip选择期间发送。状态读取命令sr可以在图14的命令输入时段cmd输入期间发送。第一状态信息si1可以在图14的数据输出时段dt输出期间发送。这将在下面参照图14进行更详细的描述。
143.存储器控制器110可以在第二非易失性存储器检查时段nvm2检查期间通过多条数据线dq发送芯片选择命令csc、第二芯片地址ca2和状态读取命令sr。之后，第二非易失性存储器nvm2可以响应于状态读取命令sr通过多条数据线dq输出第二状态信息si2
144.存储器控制器110可以在第三非易失性存储器检查时段nvm3检查期间通过多条数据线dq发送芯片选择命令csc、第三芯片地址ca3和状态读取命令sr。之后，第三非易失性存储器nvm3可以响应于状态读取命令sr通过多条数据线dq输出第三状态信息si3
145.存储器控制器110可以在第四非易失性存储器检查时段nvm4检查期间通过多条数据线dq发送芯片选择命令csc、第四芯片地址ca4和状态读取命令sr。之后，第四非易失性存储器nvm4可以响应于状态读取命令sr通过多条数据线dq输出第四状态信息si4
146.如上所述，在芯片地址初始化操作完成之后，存储器控制器110可以通过状态读取命令sr来检查芯片地址是否被正确设置。存储器控制器110可以通过发送芯片选择命令csc和芯片地址ca来选择要向其发送状态读取命令sr的非易失性存储器。之后，存储器控制器110可以发送状态读取命令sr。存储器控制器110可以接收通过多条数据线dq发送的状态信
息si。存储器控制器110可以基于接收的状态信息si检查非易失性存储器的芯片地址是否被正确初始化。
147.图14示出了非易失性存储器设备的操作。参考图1和14，非易失性存储器设备120可以在芯片选择时段chip选择期间，通过数据线dq接收芯片选择命令csc和芯片地址ca。在实施例中，芯片选择命令csc可以是用于芯片选择操作的命令(例如e1h)。
148.在实施例中，在芯片选择时段chip选择期间，命令锁存使能信号cle和地址锁存使能信号ale可以处于逻辑高电平，并且芯片使能信号ce/可以处于逻辑低电平。在芯片选择时段chip选择期间，非易失性存储器设备120在写使能信号we/的上升沿锁存通过多条数据线dq接收的信号作为芯片选择命令csc和芯片地址ca。上述信号电平是示例性的，并且本公开不限于此。
149.非易失性存储器设备120可以在命令输入时段cmd输入期间接收第一读取命令rd1。之后，非易失性存储器设备120可以在地址输入时段addr输入期间接收地址addr。之后，非易失性存储器设备120可以在另一个命令输入时段cmd输入期间接收第二读取命令rd2。
150.在实施例中，第一和第二读取命令rd1和rd2可以是用于页读取操作的命令集(例如，00h和30h)。在实施例中，可以在写使能信号we/的一些时段(例如，5个时段)期间接收地址ad。然而，本公开不限于此。地址ad可以指对应于存储读取数据的页的物理页的行地址或列地址。
151.响应于第二读取命令rd2，非易失性存储器设备120可以从存储器单元阵列121读取对应于接收到的地址ad的数据“d”。例如，非易失性存储器设备120可以读取对应于接收到的地址ad的数据“d”，并且可以在输入/输出电路中准备读取的数据“d”。上述数据准备操作可以在时间段tr期间执行。在实施例中，在时间段tr期间，非易失性存储器设备120可以向存储器控制器110提供逻辑低电平的就绪/忙碌信号r/b(例如，忙碌状态)。
152.在数据准备操作完成之后，在数据输出时段dt输出期间，非易失性存储器设备120可以响应于来自存储器控制器110的读使能信号re/生成数据选通信号dqs，并且可以与因此生成的数据选通信号dqs同步地通过多条数据线dq输出数据“d”。
153.如上所述，通过参考图1至14描述的芯片地址初始化操作，可以分配或初始化多个非易失性存储器中的每一个的芯片地址。共享芯片使能信号ce/的多个非易失性存储器中的每一个可以将分配给其的芯片地址ca与在芯片选择时段chip选择期间接收的芯片地址进行比较，并且可以确定是否接收通过多条数据线dq接收的命令/地址/数据作为其自己的信号。
154.图15示出了应用根据本公开实施例的存储系统的固态驱动(ssd)系统。参考图15，ssd系统1000包括主机1100和ssd 1200。
155.ssd 1200通过信号连接器1201与主机1100交换信号sig，并通过电源连接器1202被提供电源pwr。ssd 1200包括ssd控制器1210、多个闪存1221至122n、辅助电源1230和缓冲存储器1240。在实施例中，多个闪存1221至122n中的每一个可以用单独的裸片或单独的芯片来实施。多个闪存1221至122n中的每一个可以被配置以初始化芯片地址，如参考图1至14所述。
156.ssd控制器1210可以响应于从主机1100接收的信号sig来控制多个闪存1221至
122n。多个闪存1221至122n可以在ssd控制器1210的控制下操作。辅助电源1230通过电源连接器1202与主机1100连接。辅助电源1230可以由从主机1100供应的电力pwr充电，但不限于此。当没有从主机1100平稳地提供电力pwr时，辅助电源1230可以给ssd 1200供电。
157.图16示出了根据本公开实施例的非易失性存储器。参考图16，非易失性存储器2400可以具有芯片到芯片(c2c)结构。c2c结构可以指通过在第一晶片上制造包括单元区cell的上部芯片，在不同于第一晶片的第二晶片上制造包括外围电路区peri的下部芯片，然后以键合方式连接上部芯片和下部芯片而形成的结构。例如，键合方式可以包括电连接形成在上部芯片的最下金属层上的键合金属和形成在下部芯片的最上金属层上的键合金属的方法。例如，当键合金属由铜(cu)形成时，键合方式可以是cu-cu键合，并且键合金属也可以由铝或钨形成。
158.非易失性存储器2400的外围电路区peri和单元区cell中的每一个可以包括外部焊盘键合区域pa、字线键合区域wlba和位线键合区域blba。
159.外围电路区peri可以包括第一基板2210，层间绝缘层2215，形成在第一基板2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及分别形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在实施例中，第一金属层2230a、2230b和2230c可以由具有相对高电阻的钨形成，而第二金属层2240a、2240b和2240c可以由具有相对低电阻的铜形成。
160.在图16所示的实施例中，尽管示出并描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c不限于此，并且一个或多个金属层可以进一步形成在第二金属层2240a、2240b和2240c上。形成在第二金属层2240a、2240b和2240c上的一个或多个金属层的至少一部分可以由具有比形成第二金属层2240a、2240b和2240c的铜的电阻高但是比形成第一金属层2230a、2230b和2230c的钨的电阻低的电阻的铝等形成。
161.层间绝缘层2215可以布置在第一基板2210上，并且可以覆盖多个电路元件2220a、2220b和2220c，第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括绝缘材料，诸如氧化硅、氮化硅等。
162.下部键合金属2271b和2272b可以形成在字线键合区域wlba中的第二金属层2240b上。在字线键合区域wlba中，外围电路区peri中的下部键合金属2271b和2272b可以以键合方式电连接到单元区cell中的上部键合金属2371b和2372b，并且下部键合金属2271b和2272b以及上部键合金属2371b和2372b可以由铝、铜、钨等形成。
163.此外，单元区cell中的上部键合金属2371b和2372b可以被称为第一金属焊盘，并且外围电路区peri中的下部键合金属2271b和2272b可以被称为第二金属焊盘。
164.单元区cell可以包括至少一个存储器块。单元区cell可以包括第二基板2310、层间绝缘层2315和公共源极线2320。在第二基板2310上，多条字线2331至2338(例如，2330)可以在垂直于第二基板2310的上表面的方向(例如，z轴方向)上堆叠。串选择线和接地选择线可以分别布置在多条字线2330上和下方，并且多条字线2330可以布置在串选择线和接地选择线之间。
165.多条字线2330在x轴方向上的宽度可以不同。随着从外围电路区peri的第一基板
2210到多条字线2330中对应的一条的距离增加，多条字线2330中对应的一条的宽度增加。同样，随着从单元区cell的第二基板2310到多条字线2330中对应的一条的距离增加，多条字线2330中对应的一条的宽度减少。
166.在位线键合区域blba中，沟道结构ch可以在垂直于第二基板2310的上表面的方向上延伸，并且可以穿过多个字线2330、串选择线和接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线触点，第二金属层2360c可以是位线。在实施例中，位线2360c可以在平行于第二基板2310的上表面的第一方向(例如，y轴方向)上延伸。
167.层间绝缘层2315可以设置在第二基板2310上，并且可以覆盖公共源极线2320、多条字线2330、多个单元接触插塞2340、第一金属层2350a、2350b和2350c以及第二金属层2360a、2360b和2360c。层间绝缘层2315可以包括绝缘材料，例如氧化硅、氮化硅等。
168.在图16所示的实施例中，其中设置沟道结构ch、位线2360c等的区域可以被定义为位线键合区域blba。在位线键合区域blba中，位线2360c可以电连接到在外围电路区peri中提供页缓冲器2393的电路元件2220c。例如，位线2360c可以连接到单元区cell中的上部键合金属2371c和2372c，且上部键合金属2371c和2372c可以与连接到页缓冲器2393的电路元件2220c的下部键合金属2271c和2272c相连接。
169.在字线键合区域wlba中，多条字线2330可以在平行于第二基板2310的上表面的第二方向(例如，x轴方向)上延伸，并且可以连接到多个单元接触插塞2341至2347(例如，2340)。字线2330和单元接触插塞2340可以在由多条字线2330中的至少一些提供的焊盘处彼此连接，多条字线2330以不同的长度在第二方向上延伸。第一金属层2350b和第二金属层2360b可以顺序连接到与字线2330连接的单元接触插塞2340中的每个的上部。单元接触插塞2340可以在字线键合区域wlba中通过单元区cell的上部键合金属2371b和2372b以及外围电路区peri的下部键合金属2271b和2272b连接到外围电路区peri。
170.单元接触插塞2340可以电连接到在外围电路区域peri中提供行解码器2394的电路元件2220b。在实施例中，提供行解码器2394的电路元件2220b的工作电压可以不同于提供页缓冲器2393的电路元件2220c的工作电压。例如，提供页缓冲器2393的电路元件2220c的工作电压可以大于提供行解码器2394的电路元件2220b的工作电压。
171.公共源极线接触插塞2380可以布置在外部焊盘键合区域pa中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序堆叠在公共源极线接触插塞2380的上部。例如，其中布置公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘键合区域pa。
172.输入/输出焊盘2205和2305可以设置在外部焊盘键合区域pa中。参考图16，覆盖第一基板2210的下表面的下绝缘膜2201可以形成在第一基板2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘膜2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到布置在外围电路区域peri中的多个电路元件2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一基板2210分离。此外，侧绝缘膜可以布置在第一输入/输出接触插塞2203和第一基板2210之间，以将第一输入/输出接触插塞2203和第一基板2210电分离。
173.参考图16，覆盖第二基板2310的上表面的上绝缘膜2301可以形成在第二基板2310上，并且第二输入/输出焊盘2305可以布置在上绝缘膜2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303和外围电路区peri的下部键合金属2271a和2272a连接到设置在外围电路区peri中的多个电路元件2220a、2220b和2220c中的至少一个。
174.根据实施例，第二基板2310和公共源极线2320不需要布置在布置第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305不需要在第三方向(例如，z轴方向)上与字线2330重叠。参考图16，第二输入/输出接触插塞2303可以在平行于第二基板2310的上表面的方向上与第二基板2310分离，并且可以穿过单元区cell的层间绝缘层2315以连接到第二输入/输出焊盘2305。
175.根据实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，非易失性存储器2400可以仅包括布置在第一基板2210上的第一输入/输出焊盘2205或者布置在第二基板2310上的第二输入/输出焊盘2305。可替换地，非易失性存储器2400可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305二者。
176.在分别包括在单元区cell和外围电路区peri中的外部焊盘键合区域pa和位线键合区域blba中的每一个中，最上金属层中的金属图案可以被提供为虚拟图案，或者最上金属层可以不存在。
177.在外部焊盘键合区域pa中，非易失性存储器2400可以在外围电路区peri的最上金属层中包括下部金属图案2273a，该下部金属图案2273a对应于形成在单元区cell的最上金属层中的上部金属图案2372a，并且具有与单元区域cell的上部金属图案2372a相同的形状。在外围电路区peri中，形成在外围电路区peri的最上金属层中的下部金属图案2273a不需要连接到触点。如上所述，在外部焊盘键合区域pa中，可以在单元区cell的最上金属层中形成上部金属图案，该上部金属图案对应于形成在外围电路区peri的最上金属层中的下部金属图案，并且具有与外围电路区peri的下部金属图案相同的形状。
178.下部键合金属2271b和2272b可以形成在字线键合区域wlba中的第二金属层2240b上。在字线键合区域wlba中，外围电路区peri的下部键合金属2271b和2272b可以通过cu-cu键合而电连接到单元区cell的上部键合金属2371b和2372b。
179.此外，在位线键合区域blba中，对应于形成在外围电路区peri的最上金属层中的下部金属图案2252并且具有与外围电路区peri的下部金属图案2252相同的形状的上部金属图案2392可以形成在单元区cell的最上金属层中。不需要在单元区cell的最上金属层中形成的上部金属图案2392上形成触点。
180.根据本公开，可以通过使用输入/输出焊盘、使能输入焊盘和使能输出焊盘来初始化芯片地址。因此，因为可以最小化焊盘的数量，所以提供了一种非易失性存储器设备，其中可以最小化存储器芯片的面积。还提供了相应的非易失性存储器和存储器控制器的操作方法。
181.虽然已经参照本公开的实施例描述了本公开，但是对于相关领域的普通技术人员来说，将会显而易见的是，在不脱离如所附权利要求中阐述的本公开的范围和精神的情况下，可以对其进行各种改变和修改。