存取方法及存储器与流程

1.本发明有关于一种存取方法，特别是有关于一种适用于一存储器的存取方法。


背景技术：

2.一般而言，存储器可分为挥发性存储器(volatile memory)与非挥发性存储器(non-volatile memory)。常见的挥发性存储器包括动态随机存取存储器(dram)以及静态随机存取存储器(sram)。非挥发生存储器包括，只读存储器(rom)、可规化式只读存储器(prom)、可擦可规化式只读存储器(eprom)、可电擦可规化式只读存储器(eeprom)以及快闪存储器(flash memory)。


技术实现要素：

3.本发明的一实施例提供一种存取方法，适用于一存储器，并包括接收一外部数据；根据一写入位址，读取存储器的多个第一存储单元，用以取得一原始数据；比较外部数据与原始数据，用以判断在第一存储单元中，数值要由一第一数值变化至一第二数值的第一存储单元数量是否大于一预设值；在第一存储单元中，数值要由第一数值变化至第二数值的第一存储单元数量未大于预设值时，写入外部数据至第一存储单元，用以取代原始数据；以及在第一存储单元中，数值要由第一数值变化至第二数值的第一存储单元数量大于预设值时，反相外部数据，用以产生一反相数据，并写入反相数据至第一存储单元，用以取代原始数据。
4.本发明的存取方法可通过本发明的系统来实作，其为可执行特定功能的硬件或固件，亦可以通过程序代码方式收录于一记录媒体中，并结合特定硬件来实作。当程序代码被电子装置、处理器、电脑或机器载入且执行时，电子装置、处理器、电脑或机器变成用以实行本发明的存储器。
附图说明
5.图1为本发明的存取方法的流程示意图。
6.图2为本发明的写入操作的流程示意图。
7.图3为本发明的读取操作的流程示意图。
8.图4为本发明的存储器的结构示意图。
9.图5a为本发明的存储阵列的示意图。
10.图5b为本发明的存储阵列的另一示意图。
11.图6为本发明的读取电路的示意图。
12.图7为本发明的控制电路的示意图。
13.附图标记：
14.s101～s104、s201～s206、s301～s306：步骤；
15.400：存储器
16.402：解码电路
17.404、500a、500b：存储阵列
18.406、700：控制电路
19.408、600：读取电路
20.adr：位址
21.adb：位址控制信号
22.wl0～wl
n-1
：字线
23.rbl、bl0～bl7、rbl
00
、rbl
0,1
、bl
00
～bl
71
：位线
24.rdl、dl0～dl7、rdl
00
、rdl
1,1
、dl
00
～dl
71
：数据线
25.din0～din7：外部数据
26.sd0～sd7：原始数据
27.sdu0～sdu7、sdv0～sdv7：输出数据
28.sc、rdr：控制信号
29.io0～io7：通道
30.wr：致能信号
31.rd0～rd
n-1
、rd
00
～rd
n-1,1
：反相存储单元
32.c
0,0
～c
n-1,7
、c
0,0,0
～c
n-1,7,1
：存储单元
33.602：放大模组
34.604：反相模组
35.606：缓冲模组
36.sa、sa0～sa7：传感放大器
37.muxbr、muxb0～muxb7、mux0～mux7：多工器
38.inv0～inv7、608、708：反相器
39.sw0～sw7：选择器
40.bf0～bf7：缓冲器
41.702：比较模组
42.704：写入状态机
43.706：传输模组
44.c0～c7：比较结果
45.g0～g7：逻辑门
46.twdin0～twdin7：写入数据
47.sdrd：放大数据
48.wrd：写入反相数据
具体实施方式
49.为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例之间的关联性。
50.图1为本发明的存取方法的流程示意图。本发明的存取方法适用于一存储器。本发明不限定存储器的种类。存储器可能是挥发性存储器或是非挥发性存储器。首先，接收并解码一外部指令(步骤s101)。接着，判断外部指令是否为一写入指令(步骤s102)。当外部指令一写入指令时，执行一写入操作(步骤s103)。然而，当外部指令并非一写入指令时，表示外部指令为一读取指令。因此，执行一读取操作(步骤s104)。在此实施例中，该写入或读取操作所使用的一写入位址及一读取位址是由步骤s101解码外部指令所产生。
51.图2为本发明的写入操作的流程示意图。首先，接收一外部数据(步骤s201)。本发明并不限定外部数据的格式。在一可能实施例中，该外部数据为一串列数据或是一并列数据。接着，根据一写入位址，读取存储器的多个第一存储单元，用以取得一原始数据(步骤s202)。在一可能实施例中，所述多个第一存储单元均耦接同一字线(word line)，并耦接不同的位线。在本实施例中，原始数据的位(bit)数量与外部数据的位数量相同。
52.比较外部数据与原始数据，用以判断在第一存储单元中，数值要由一第一数值变化至一第二数值的第一存储单元的数量是否大于一预设值(步骤s203)。在本实施例中，第一数值不同于第二数值。举例而言，第一数值为0，而第二数值为1。在另一可能实施例中，第一数值为1，而第二数值为0。在其它实施例中，预设值为外部数据的总位数量的一半。举例而言，当外部数据为四位的数据时，则预设值可能为2。
53.在第一存储单元中，数值要由该第一数值变化至该第二数值的第一存储单元数量未大于预设值时，直接写入外部数据至第一存储单元中，用以取代第一存储单元原本所储存的原始数据(步骤s204)。举例而言，假设，外部数据为0001，原始数据为0000。在此例中，由于外部数据具有四位，故预设值可能是2。此时，比较外部数据及原始数据后，可得知原始数据只有一位(如最低有效位lsb)的数值要由数值0(或称第一数值)变化至数值1(或称第二数值)。因此，直接将外部数据(如0001)写入第一存储单元，用以取代原始数据(0000)。此时，第一存储单元所储存的数据完全相同于外部数据。
54.然而，如果在第一存储单元中，数值要由第一数值变化至第二数值的第一存储单元数量大于预设值时，反相外部数据，用以产生一反相数据(步骤s205)，并写入反相数据至第一存储单元中，用以取代原始数据(步骤s206)。此时，第一存储单元所储存的数据反相于外部数据。举例而言，假设，外部数据为1111，原始数据为0000。在此例中，由于原始数据的四位都要由数值0变化至数值1，故数值需改变的存储单元的数量为4，其大于预设值2，故反相外部数据(1111)，用以产生一反相数据(0000)，再将反相数据(0000)写入第一存储单元。由于反相数据相同于第一存储单元原本所储存的原始数据(0000)，故不需改变第一存储单元的数据，因而减少第一存储单元被写入的次数，进而延长第一存储单元的寿命。
55.为了表示第一存储单元的数据是否已经过反相处理(reverse)，步骤s205更设定一第一反相存储单元的数据为第二数值。在此例中，第一反相存储单元也是耦接第一字线。举例而言，当外部数据为1111，并且原始数据为0000时，虽然不改变第一存储单元的数据，但需设定第一反相存储单元的数据为第二数值(如数值1)，用以表示第一存储单元的数据为一反相数据。因此，当使用者欲读取第一存储单元的数据时，存储器内部的一读取电路(未显示)先读取第一反相存储单元的数据，用以决定是否需要反相第一存储单元的数据。举例而言，当第一反相存储单元的数据为数值1时，读取电路先反相第一存储单元的数据(0000)，再输出反相后的数据(1111)。然而，当第一反相存储单元的数据为数值0时，读取电
路直接输出第一存储单元的数据。
56.在一些实施例中，步骤s204更设定第一反相存储单元的数据为第一数值(如0)。举例而言，当外部数据为0001，并且原始数据为0000时，由于原始数据只有1位的数值要由数值0变化成数值1，故直接将外部数据写入第一存储单元，并且设定第一反相存储单元为第一数值，用以表示第一存储单元所储存的数据不需被反相。因此，当使用者欲读取第一存储单元的数据时，一读取电路(未显示)根据第一反相存储单元的数据(如数值0)，直接输出第一存储单元的数据(0001)。
57.图3为本发明的读取操作的流程示意图。首先，根据一读取位址，读取存储器的多个第二存储单元，用以取得一第二原始数据(步骤s301)。在一可能实施例中，读取位址由图1的步骤s101解码所产生。在本实施例中，第二存储单元耦接同一字线。在其它实施例中，步骤s301所读取的多个第二存储单元可能为图2步骤s204或s206所写入的第一存储单元。
58.根据读取位址，读取一第二反相存储单元(步骤s302)。在本实施例中，第二反相存储单元与第二存储单元耦接同一字线。然后，判断第二反相存储单元的数据是否为第二数值(步骤s303)。当第二反相存储单元的数据不为第二数值时，表示第二原始数据在存入第二存储单元前，并未经过一反相处理。因此，直接将第二原始数据作为一第一输出数据，并输出第一输出数据(步骤s304)。
59.然而，当第二反相存储单元的数据为第二数值(如1)时，表示第二原始数据在存入第二存储单元前，已经过一反相处理。因此，反相第二原始数据(步骤s305)，并将反相后的数据作为第一输出数据，并输出第一输出数据(步骤s306)。
60.图4为本发明的存储器的结构示意图。如图所示，存储器400包括一解码电路402、一存储阵列404、一控制电路406以及一读取电路408。解码电路402解码一位址adr，用以致能字线wl0～wl
n-1
之一者。
61.存储阵列404具有字线wl0～wl
n-1
以及数据线dl0～dl7。本发明并不限定数据线的数量。在其它实施例中，存储阵列404具有更多或更少的数据线。在本实施例中，存储阵列404更包括多个存储单元(未显示)。每一存储单元耦接单一字线以及单一数据线。在其它实施例中，存储阵列404更包括一反相数据线rdl。在此例中，存储阵列404更包括多个反相存储单元(未显示)。每一反相存储单元耦接单一字线以及反相数据线rdl。
62.控制电路406根据一致能信号wr，进入一写入模式或是一读取模式。举例而言，当致能信号wr为一第一电平(如高电平)时，控制电路406进入一写入模式。在写入模式中，控制电路406接收一外部数据din0～din7，并通过一控制信号sc，命令读取电路408读取存储阵列404的多个第一存储单元。此时，读取电路408可能读取数据线dl0～dl7的数据，用以提供一输出数据sdv0～sdv7予控制电路406。控制电路406比较外部数据din0～din7与输出数据sdv0～sdv7，用以判断在第一存储单元中，数值要由一第一数值变化至一第二数值的存储单元数量是否大于一预设值。如果在第一存储单元中，数值要由第一数值变化至第二数值的第一存储单元数量未大于一预设值时，控制电路406直接将外部数据din0～din7作为一写入数据twdin0～twdin7，并通过数据线dl0～dl7将写入数据twdin0～twdin7写入第一存储单元。然而，在第一存储单元中，数值要由第一数值变化至第二数值的第一存储单元数量大于预设值时，控制电路406反相外部数据din0～din7，用以产生一反相数据，并将反相数据作为写入数据twdin0～twdin7，并通过数据线dl0～dl7将写入数据twdin0～twdin7写
入第一存储单元。此时，控制电路406更通过反相数据线rdl，设定一第一反相存储单元为第二数值。在此例中，第一反相存储单元与所述多个第一存储单元耦接同一字线(如wl0)。
63.当致能信号wr为一第二电平(如一低电平)时，控制电路406进入一读取模式。在读取模式下，控制电路406读取一第二反相存储单元，并判断第二反相存储单元的数据是否为第二数值。当第二反相存储单元的数据为第二数值(如1)时，控制电路406利用一控制信号rdr，命令读取电路408反相数据线dl0～dl7的数据，并将反相后的数据(或称一第一输出数据)输出予通道io0～io7。然而，当第二反相存储单元的数据不为第二数值时，控制电路406通过控制信号rdr，命令读取电路408直接输出数据线dl0～dl7的数据予通道io0～io7。在一可能实施例中，当第二反相存储单元的数据为第二数值时，控制电路406设定控制信号rdr为一高电平。当第二反相存储单元的数据为第一数值时，控制电路406设定控制信号rdr为一低电平。
64.读取电路408根据控制信号rdr，决定是否反相数据线dl0～dl7的数据。举例而言，当控制信号rdr为一第一特定电平(如高电平)时，读取电路408反相数据线dl0～dl7的数据，并输出反相数据予通道io0～io7。然而，当控制信号rdr不为第一特定电平时，读取电路408不反相数据线dl0～dl7的数据。在此例中，读取电路408直接输出数据线dl0～dl7的数据至通道io0～io7。
65.在其它实施例中，读取电路408根据控制信号sc，决定是否提供输出数据sdv0～sdv7予控制电路406。举例而言，当控制信号sc为一第二特定电平(如低电平)时，读取电路408不提供输出数据sdv0～sdv7予控制电路406。此时，读取电路408根据控制信号rdr，决定是否反相数据线dl0～dl7的数据。当控制信号sc不为第二特定电平时，读取电路408提供输出数据sdv0～sdv7予控制电路406。在一可能实施例中，读取电路408具有一取样维持电路(sample hold circuit)，用以维持数据线dl0～dl7的数据。
66.图5a为本发明的存储阵列的示意图。如图所示，存储阵列500a包括存储单元c
0,0
～c
n-1,7
，但并非用以限制本发明。在其它实施例中，存储阵列500a具有更多或更少的存储单元。每一列(水平方向)的存储单元耦接同一字线(word line)，并耦接不同的位线(bit line)。举例而言，存储单元c
0,0
、c
0,1
、c
0,2
、c
0,3
、c
0,4
、c
0,5
、c
0,6
及c
0,7
耦接字线wl0，并分别耦接位线bl0～bl7。另外，每一行(垂直方向)的存储单元耦接同一位线，并耦接不同的字线。举例而言，存储单元c
0,0c1,0
、
…
、c
n-2,0
及c
n-1,0
耦接位线bl0，并分别耦接字线wl0、wl1、
…
、wl
n-2
及wl
n-1
。在一可能实施例中，位线bl0～bl7作为数据线dl0～dl7。
67.在本实施例中，同一行的存储单元的数据由同一通道所输出。举例而言，存储单元c
0,0
、c
1,0
、
…
、c
n-2,0
及c
n-1,0
的数据由通道io0所输出，存储单元c
0,1
、c
1,1
、
…
、c
n-2,1
及c
n-1,1
的数据由通道io1所输出，存储单元c
0,7
、c
1,7
、
…
、c
n-2,7
及c
n-1,7
的数据由通道io7所输出。
68.在其它实施例中，存储阵列500a更包括反相存储单元rd0～rd
n-1
。反相存储单元rd0～rd
n-1
分别耦接字线wl0～wl
n-1
，并耦接位线rbl。位线rbl可作为反相数据线rdl。在本实施例中，反相存储单元rd0～rd
n-1
的数据代表相对应的存储单元的数据是否已经过一反相处理，举例而言，当反相存储单元rd0的数据为第一数值(如0)时，表示与反相存储单元rd0耦接同一字线(即wl0)的存储单元(如c
0,0
、c
0,1
、c
0,2
、c
0,3
、c
0,4
、c
0,5
、c
0,6
及c
0,7
)的数据并未经过反相处理。因此，存储单元c
0,0
、c
0,1
、c
0,2
、c
0,3
、c
0,4
、c
0,5
、c
0,6
及c
0,7
的数据可直接通过通道io0～io7输出。然而，当反相存储单元rd0的数据为第二数值(如1)时，表示与反相存储单元rd0耦
接同一字线(即wl0)的存储单元(如c
0,0
、c
0,1
、c
0,2
、c
0,3
、c
0,4
、c
0,5
、c
0,6
及c
0,7
)的数据已经过反相处理。因此，存储单元c
0,0
、c
0,1
、c
0,2
、c
0,3
、c
0,4
、c
0,5
、c
0,6
及c
0,7
的数据需再经过反相处理后，才能通过通道io0～io7输出。
69.图5b为本发明的存储阵列的另一示意图。如图所示，存储阵列500b包括存储单元c
0,0,0
～c
n-1,7,1
。在每一列(水平方向)中，每一存储单元耦接同一字线，但耦接不同的位线(bit line)。举例而言，存储单元c
0,0,0
、c
0,0,1
、c
0,1,0
、c
0,1,1
、
…
、c
0,6,0
、c
0,6,1
、c
0,7,0
及c
0,7,1
耦接字线wl0，并分别耦接位线bl
00
、bl
01
、bl
10
、bl
11
、
…
、bl
60
、bl
61
、bl
70
、bl
71
。另外，在每一行(垂直方向)中，每一存储单元耦接同一位线，但耦接不同的字线。举例而言，存储单元c
0,0,0
、c
1,0,0
、
…
、c
n-2,0,0
、～c
n-1,0,0
耦接位线bl
00
，并分别耦接字线wl0～wl
n-1
。
70.在本实施例中，存储阵列500b更包括多工器muxb0～muxb7。多工器muxb0～muxb7的每一者耦接一位线组，其中每一位线组具有一第一位线以及一第二位线。在此例中，多工器muxb0～muxb7的每一者根据一位址控制信号adb，输出第一或第二位线的数据至相对应的数据线。
71.以多工器muxb0及muxb7为例，多工器muxb0耦接位线bl
00
及bl
01
，并根据位址控制信号adb输出位线bl
00
(或称第一位线)或位线bl
01
(或称第二位线)的数据至数据线dl0。在此例中，数据线dl0的数据由通道io0输出。另外，多工器muxb7耦接位线bl
70
及bl
71
，并根据位址控制信号adb输出位线bl
70
(或称第一位线)或位线bl
71
(或称第二位线)的数据至数据线dl7。在此例中，数据线dl7的数据由通道io7输出。在其它实施例中，多工器muxb0～muxb7的每一者所耦接的位线组可能具有其它数量的位线，如四条、八条或十六条位线。在此例中，每一位线只会连接一多工器。
72.在一可能实施例中，存储阵列500b更包括反相存储单元rd
0,0
～rd
n-1,0
、rd
0,1
～rd
n-1,1
以及多工器muxbr。反相存储单元rd
0,0
～rd
n-1,0
耦接位线rbl
00
，并分别耦接字线wl0～wl
n-1
。反相存储单元rd
0,1
～rd
n-1,1
耦接位线rbl
01
，并分别耦接字线wl0～wl
n-1
。由于反相存储单元rd
0,0
～rd
n-1,0
与rd
0,1
～rd
n-1,1
的功用相同，故以下仅说明反相存储单元rd
0,0
～rd
n-1,0
。
73.耦接位线rbl
00
的反相存储单元rd
0,0
～rd
n-1,0
所储存的数据用以表示多工器muxb0～muxb7所耦接的第一位线(如bl
00
、bl
10
、
…
、bl
60
及bl
70
)的存储单元的数据是否经过一反相处理。以反相存储单元rd
0,0
及rd
n-1,0
为例，当反相存储单元rd
0,0
的数据为第一数值(如0)时，表示耦接字线wl0及第一位线的存储单元(如c
0,0,0
、c
0,1,0
、
…
、c
0,6,0
及c
0,7,0
)的数据并未经过反相处理。同样地，当反相存储单元rd
n-1,0
的数据为第一数值时，表示耦接字线wl n-1
及第一位线的存储单元(如c
n-1,0,0
、c
n-1,1,0
、
…
、c
n-1,6,0
及c
n-1,7,0
)的数据并未经过反相处理。
74.然而，当反相存储单元rd
0,0
的数据为第二数值(如1)时，表示耦接字线wl0及第一位线的存储单元(如c
0,0,0
、c
0,1,0
、
…
、c
0,6,0
及c
0,7,0
)的数据经过反相处理。同样地，当反相存储单元rd
n-1,0
的数据为第二数值时，表示耦接字线wl
n-1
及第一位线的存储单元(如c
n-1,0,0
、c
n-1,1,0
、
…
、c
n-1,6,0
及c
n-1,7,0
)的数据经过反相处理。
75.在本实施例中，多工器muxbr耦接位线rbl
00
及rbl-01
。多工器muxbr根据位址控制信号adb输出位线rbl
00
或rbl
01
的数据至反相数据线rdl。举例而言，当位址控制信号adb为一第一电平(如低电平)时，多工器muxbr输出位线rbl
00
的数据至反相数据线rdl。此时，多工器muxb0～muxb7分别输出第一位线(如bl
00
、bl
10
、
…
、bl
60
及bl
70
)的数据至数据线dl0～dl7。当位址控制信号adb为一第二电平(如高电平)时，多工器muxbr输出位线rbl
01
的数据至反相数
据线rdl。此时，多工器muxb0～muxb7分别输出第二位线(如bl
01
、bl
11
、
…
、bl
61
及bl7)的数据至数据线dl0～dl7。
76.图6为本发明的读取电路的示意图。如图所示，读取电路600包括一放大模组602、一反相模组604以及一缓冲模组606。放大模组602用以放大数据线dl0～dl7的数据。在一可能实施例中，放大模组602包括传感放大器(sense amplifier)sa0～sa7以及多工器mux0～mux7。传感放大器sa0～sa7分别耦接数据线dl0～dl7，并放大数据线dl0～dl7的数据，用以产生原始数据sd0～sd7。多工器mux0～mux7根据控制信号sc，决定输出原始数据sd0～sd7予控制电路406或是反相模组604。举例而言，当控制信号sc为一第二特定电平(如低电平)时，多工器mux0～mux7将原始数据sd0～sd7作为输出数据sdu0～sdu7，并提供输出数据sdu0～sdu7予反相模组604。此时，反相模组604根据控制信号rdr，决定是否反相输出数据sdu0～sdu7。当控制信号sc不为第二特定电平时，多工器mux0～mux7将原始数据sd0～sd7作为输出数据sdv0～sdv7，并提供输出数据sdv0～sdv7予控制电路406。在一可能实施例中，当控制信号sc不为第二特定电平时，多工器mux0～mux7提供输出数据sdv0～sdv7予一取样维持电路(未显示)，用以维持输出数据sdv0～sdv7。因此，即使数据线dl0～dl7的数据改变，输出数据sdv0～sdv7维持不变。
77.反相模组604根据控制信号rdr，决定是否反相输出数据sdu0～sdu7。举例而言，当控制信号rdr等于一第一特定电平时，反相模组604反相输出数据sdu0～sdu7，用以产生反相数据，并输出反相数据予缓冲模组606。然而，当控制信号rdr不等于第一特定电平时，反相模组604不反相输出数据sdu0～sdu7。在此例中，反相模组604直接输出输出数据sdu0～sdu7予缓冲模组606。
78.在本实施例中，反相模组604包括反相器inv0～inv7以及选择器sw0～sw7。反相器inv0～inv7用以反相输出数据sdu0～sdu7。选择器sw0～sw7接收反相器inv0～inv7所产生的反相数据以及多工器mux0～mux7所提供的输出数据sdu0～sdu7，并根据控制信号rdr，决定输出反相器inv0～inv7所产生的反相数据或是多工器mux0～mux7所提供的输出数据sdu0～sdu7。举例而言，当控制信号rdr等于一第一特定电平(如高电平)时，选择器sw0～sw7输出反相器inv0～inv7所产生的反相数据。当控制信号rdr不等于第一特定电平时，选择器sw0～sw7输出多工器mux0～mux7所提供的输出数据sdu0～sdu7。本发明并不限定选择器sw0～sw7的架构。在一可能实施例中，选择器sw0～sw7的每一者为多工器。
79.在另一可能实施例中，选择器sw0～sw7的每一者具有一第一传输门(transmissiongate)以及一第二传输门。在此例中，反相模组604更包括一反相器608。反相器608反相控制信号rdr，用以产生一反相信号/rdr。当控制信号rdr等于一第一特定电平(如高电平)时，由于反相信号/rdr不等于第一特定电平，故选择器sw0～sw7的第一传输门导通，用以输出反相器inv0～inv7所产生的反相数据。然而，当控制信号rdr不等于第一特定电平(例如控制信号rdr为一低电平)，由于反相信号/rdr等于第一特定电平(如高电平)，故选择器sw0～sw7的第二传输门导通，用以输出多工器mux0～mux7的输出数据sdu0～sdu7。
80.缓冲模组606用以放大反相模组604的输出数据的驱动能力。在本实施例中，缓冲模组606包括缓冲器(buffer)bf0～bf7。缓冲器bf0～bf7分别放大选择器sw0～sw7的输出，并将放大结果od0～od7提供予通道io0～io7。
81.图7为本发明的控制电路的示意图。如图所示，控制电路700包括一比较模组702、
一写入状态机(write state machine)704以及一传输模组706。比较模组702用以比较输出数据sdv0～sdv7与外部数据din0～din7，并产生比较结果c0～c7。在本实施例中，比较模组702包括逻辑门g0～g7。逻辑门g0～g7的每一者将输出数据sdv0～sdv7之一者与外部数据din0～din7之一者作比较。举例而言，逻辑门g0比较输出数据sdv0与外部数据din0，并产生比较结果c0。逻辑门g1比较输出数据sdv1与外部数据din1，并产生比较结果c1。在一可能实施例中，逻辑门g0～g7为互斥或门(xor)。
82.写入状态机704根据比较结果c0～c7，判断输出数据sdv0～sdv7的数值需由第一数值变化至第二数值的位数量是否大于一预设值。当输出数据sdv0～sdv7的数值需由第一数值变化至第二数值的位数量未大于预设值时，写入状态机704直接将外部数据din0～din7作为写入数据twdin0～twdin7，并输出写入数据twdin0～twdin7予传输模组706。然而，当输出数据sdv0～sdv7的数值需由第一数值变化至第二数值的位数量大于预设值时，写入状态机704反相外部数据din0～din7，并将反相结果作为写入数据twdin0～twdin7输出予传输模组706。
83.在本实施例中，写入状态机704更通过一传感放大器sa，读取反相数据线rdl上的一特定反相存储单元的数据。传感放大器sa放大特定反相存储单元的数据，并产生一放大数据sdrd。在此例中，当写入状态机704直接将外部数据din0～din7作为写入数据twdin0～twdin7时，写入状态机704判断放大数据sdrd是否为一第一数值(如0)，若是，写入状态机704可能不修改特定反相存储单元的数据。然而，如果放大数据sdrd并非第一数值，写入状态机704设定写入反相数据wrd为第一数值，并将写入反相数据wrd写入特定反相存储单元。
84.在其它实施例中，当写入状态机704反相外部数据din0～din7，并将反相结果作为写入数据twdin0～twdin7时，写入状态机704判断放大数据sdrd是否为一第二数值(如1)，若是，写入状态机704可能不修改特定反相存储单元的数据。然而，如果放大数据sdrd并非第二数值，写入状态机704设定写入反相数据wrd为第二数值，并将写入反相数据wrd写入特定反相存储单元。
85.传输模组706根据控制信号sc决定是否传送写入数据twdin0～twdin7至数据线dl0～dl7。举例而言，当控制信号sc为一第二特定电平(如低电平)时，传输模组706不传送写入数据twdin0～twdin7至数据线dl0～dl7，也不传送写入反相数据wrd予反相数据线rdl。当控制信号sc不为第二特定电平(例如控制信号sc为高电平)时，传输模组706传送写入数据twdin0～twdin7至数据线dl0～dl7，并传送写入反相数据wrd予反相数据线rdl。
86.本发明并不限定传输模组706的架构。在一可能实施例中，传输模组706具有多个传输门。每一传输门耦接于写入状态机704与单一数据线之间。当控制信号sc不为第二特定电平时，所有传输门导通，用以传送写入数据twdin0～twdin7至数据线dl0～dl7。当控制信号sc为第二特定电平(如低电平)时，所有传输门不导通，用以停止传送写入数据twdin0～twdin7至数据线dl0～dl7。在此例中，控制电路700更包括一反相器708。反相器708反相控制信号sc，并提供反相结果予传输模组706，用以控制传输模组706内部的传输门。
87.本发明的存取方法，或特定型态或其部份，可以以程序代码的型态存在。程序代码可储存于实体媒体，如软盘、光盘片、硬盘、或是任何其他机器可读取(如电脑可读取)储存媒体，亦或不限于外在形式的电脑程式产品，其中，当程序代码被机器，如电脑载入且执行时，此机器变成用以参与本发明的存储器。程序代码也可通过一些传送媒体，如电线或电
缆、光纤、或是任何传输型态进行传送，其中，当程序代码被机器，如电脑接收、载入且执行时，此机器变成用以参与本发明的存储器。
88.除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中技术人员的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
89.虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，本发明实施例所述的系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视申请专利范围所界定者为准。