存储器的制作方法

1.本发明实施例涉及半导体技术领域，特别涉及一种存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
3.随着dram应用的领域越来越多，如dram越来越多地应用于各种领域，用户对于dram性能指标的要求越来越高，且会由于应用领域不同而对dram有着不同的要求。


技术实现要素：

4.本发明实施例解决的技术问题为提供一种存储器，解决存储器功耗大、成本高的问题。
5.为解决上述问题，本发明实施例提供一种存储器，包括：控制芯片；多个存储芯片，多个所述存储芯片共用信道与所述控制芯片电连接，多个所述存储芯片被配置为，采用第一时钟信号的不同时钟沿与控制芯片进行信息交互，所述第一时钟信号具有第一时钟周期，且所述不同时钟沿包括连续的两个上升沿和/或连续的两个下降沿；多个所述存储芯片还被配置为，接收第二时钟信号并基于所述第二时钟信号区分所述不同时钟沿，且所述第二时钟信号具有的第二时钟周期大于所述第一时钟周期。
6.另外，所述不同时钟沿包括连续的第一上升沿、第一下降沿、第二上升沿以及第二下降沿；多个所述存储芯片包括：第一存储芯片组和第二存储芯片组；所述第一存储芯片组中的存储芯片被配置为，采用所述第一上升沿和/或所述第一下降沿与所述控制芯片进行信息交互；所述第二存储芯片组中的存储芯片被配置为，采用所述第二上升沿和/或所述第二下降沿与所述控制芯片进行信息交互。
7.另外，所述第一时钟周期等于所述第二时钟周期的1/2倍。
8.另外，每一所述存储芯片包括至少一个通道，所述通道包括：多个存储块，每一所述存储块包括多个存储单元，多个所述存储块被配置为交替进行读写操作；命令端口，所述命令端口被配置为在的对应时钟沿接收命令信号，所述命令信号用于控制所述存储块的读写操作；数据端口，所述数据端口被配置为，在对应时钟沿接收待写入到所述存储块的数据信号或者发送数据信号；所述命令端口包括行地址端口和列地址端口，所述行地址端口用于接收目标存储单元所在位置的行地址信号，所述列地址端口用于接收目标存储单元所在位置的列地址信号，所述目标存储单元为所述多个存储单元中选中的存储单元。
9.另外，所述命令信号包括激活命令以及与每一所述激活命令对应的读命令；所述通道还被配置为，所述命令端口接收针对一所述存储块的所述激活命令后，所述命令端口
接收与所述激活命令对应的所述读命令。
10.另外，所述通道还被配置为，在所述命令端口接收所述读命令之后，所述数据端口发送所述数据信号。
11.另外，所述命令信号包括激活命令以及与每一所述激活命令对应的多个读命令；所述通道还被配置为，所述命令端口接收针对一所述存储块的所述激活命令后，所述命令端口在多个对应时钟沿接收一与所述激活命令对应的所述读命令，以使所述命令端口在连续多个对应时钟沿接收多个与所述激活命令对应的所述读命令。
12.另外，所述通道还被配置为，所述数据端口在连续多个所述对应时钟沿分别发送多个所述数据信号，所述数据信号的数量与所接收到的所述读命令的数量相同。
13.另外，所述命令信号包括激活命令和与所述激活命令对应的读命令；所述通道还被配置为，所述命令端口交替接收针对不同所述存储块的激活命令后，所述命令端口交替接收与所述激活命令对应的所述读命令。
14.另外，所述通道还被配置为，在所述命令端口接收所述读命令之后，所述数据端口交替发送与不同所述存储块对应的所述数据信号。
15.另外，所述命令信号包括激活命令以及与每一所述激活命令对应的多个读命令；所述通道还被配置为，所述命令端口交替接收针对不同存储块的所述激活命令，且所述命令端口交替接收与每一所述激活命令对应的多个所述读命令。
16.另外，所述激活命令包括所述行地址信号，所述读命令包括所述列地址信号；所述通道还被配置为：所述激活命令和所述读命令通过所述命令端口中的不同端口接收。
17.另外，所述存储芯片包括多个所述通道，所述存储芯片还包括多个所述通道共用的共用电路。
18.另外，所述存储芯片还包括：测试端口，在测试模式下，多个所述通道共用同一所述测试端口进行测试。
19.另外，所述共用电路包括测试控制电路，所述测试控制电路用于对多个所述通道的测试控制。
20.另外，多个所述存储芯片依次堆叠于所述控制芯片上，所述信道包括硅通孔结构。
21.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
22.本发明实施例提供一种结构性能优越的存储器，多个存储芯片共用信道与控制芯片电连接，多个存储芯片包括第一存储芯片组和第二存储芯片组，第一存储芯片组中的存储芯片被配置为采用第一时钟信号与控制芯片进行信息交互，第二存储芯片组中的存储芯片被配置为采用第二时钟信号与控制芯片进行信息交互，第一时钟信号和第二时钟信号的相位不同。由于多个存储芯片共用信道与控制芯片电连接，因此无需为每个存储芯片分别设置一个与控制芯片电连接的信道，有利于减少存储器所需的信道的数量，从而降低存储器的成本以及功耗。
23.另外，由于行地址端口与列地址端口分开，因而可以实现行地址信号和列地址信号同时传输，避免了读命令传输完成后才能传输激活命令信号的问题，因此有利于避免在某些时间段上数据线未被占满的问题，保证数据线始终被数据占满，从而提高存储器的存储速度，改善存储器的存储性能。
附图说明
24.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
25.图1为本发明一实施例提供的存储器的结构示意图；
26.图2为第一时钟信号以及第二时钟信号的两种不同的波形图；
27.图3为本发明一实施例提供的存储器中各存储芯片对应的工作信号的时序图；
28.图4为本发明另一实施例提供的存储器的结构示意图；
29.图5为图4中一存储芯片的结构示意图；
30.图6为本发明另一实施例提供的存储器中各存储芯片工作的一种时序图；
31.图7为本发明另一实施例提供的存储器中各存储芯片工作的另一种时序图。
具体实施方式
32.由背景技术可知，现有技术的存储器的性能有待提高。
33.为解决上问题，本发明实施提供一种存储器，多个存储芯片，多个存储芯片共用信道与控制芯片电连接，多个存储芯片包括第一存储芯片组和第二存储芯片组，第一存储芯片组的存储芯片被配置为采用第一时钟信号与控制芯片进行信息交互，第二存储芯片组中的存储芯片被配置为采用第二时钟信号与控制芯片进行信息交互，第一时钟信号与第二时钟信号的相位不同。由于多个存储芯片共用信道，因而在不影响多个存储芯片与控制芯片信息交互的质量的前提下，节省存储器所需的信道数量，从而节省存储器的面积，降低存储器的成本，减小存储器的功耗。
34.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
35.图1为本发明一实施例提供的存储器的结构示意图。
36.参考图1，本实施例中，存储器包括：控制芯片114；多个存储芯片，多个存储芯片共用信道01与控制芯片114电连接，多个存储芯片被配置为，采用第一时钟信号的不同时钟沿与控制芯片114进行信息交互，第一时钟信号具有第一时钟周期，且不同时钟沿包括连续的两个上升沿和/或连续的两个下降沿；多个存储芯片还被配置为，接收第二时钟信号并基于第二时钟信号区分不同时钟沿，且第二时钟信号具有的第二时钟周期与第一时钟周期不同。
37.以下将结合附图对本实施例提供的存储器进行详细说明。
38.本实施例中，存储器可以为动态随机存储器。
39.具体地，多个存储芯片可以在控制芯片114上依次层叠设置，有利于提高存储密度且减小存储芯片与控制芯片114的距离；或者，多个存储芯片也可以在控制芯片114上并排设置，有利于减小存储器的纵向厚度。本实施例中，多个存储芯片依次堆叠于控制芯片114上，且信道01包括硅通孔结构(tsv，through silicon via)。
40.具体地，不同时钟沿包括连续的第一上升沿、第一下降沿、第二上升沿以及第二下
降沿，可以认为，第一上升沿以及第一下降沿为前一个第一时钟周期内的时钟沿，第二上升沿以及第二下降沿为后一个第一时钟周期内的时钟沿。由于第二时钟信号作为区分不同时钟沿的基准，使得同一第一时钟周期的不同时钟沿(第一上升沿/第一下降沿/第二上升沿/第二下降沿)能够被区分开。如此，虽然多个存储芯片共用信道01，但是每个存储芯片能够采用对应的时钟沿与控制芯片114进行信息交互。
41.具体地，如图2所示，图2为第一时钟信号和第二时钟信号的波形图，ck1示意出第一时钟信号，ck21和ck22分别示意出了两种第二时钟信号，第二时钟周期大于第一时钟周期。如此，以使第一上升沿a1和第二上升沿a2分别在第二时钟信号的不同电平信号期间，从而使得第一上升沿a1与第二上升沿a2沿能够被区分开，同样的，第一下降沿b1与第二下降沿b2能够被区分开。在一个实施例中，第一上升沿a1可以出现在第二时钟的高电平信号期间，第二上升沿a2出现在第二时钟的低电平信号期间，也可以反之。对于第一下降沿b1与第二下降沿b2同理。
42.如图2中ck1以及ck21所示，第一上升沿a1和第一下降沿b1出现在ck21的高电平信号期间，第二上升沿a2和第二下降沿b2出现在ck21的低电平信号期间。
43.需要说明的是第一时钟信号和第二时钟信号的位置关系不限于图2中所示的情形，只要能够满足上述基于第二时钟信号区分第一时钟信号的不同时钟沿即可，本领域内技术人员可自行设置。
44.本实施例中，第二时钟周期等于第一时钟周期的2倍，即第一时钟周期等于第二时钟周期的1/2倍。如此，有利于进一步的避免第一上升沿和第二上升沿出现在第二时钟周期的相同的电平信号期间内，避免第一下降沿和第二下降沿出现在第二时钟周期的相同的电平信号期间内。需要注意的是，第二时钟周期也可为第一时钟周期的其他倍数值，本发明实施例对此不做限定。
45.多个存储芯片包括第一存储芯片组110和第二存储芯片组120，第一存储芯片组110中的存储芯片被配置为，采用第一上升沿和/或第一下降沿与控制芯片114进行信息交互，第二存储芯片组120中的存储芯片被配置为，采用第二升沿和/或第二下降沿与控制芯片114进行信息交互。其中，信息交互包括读写操作。
46.以下将以第一存储芯片组110采用第一上升沿和第一下降沿与控制芯片114进行信息交互，第二存储芯片组120采用第二上升沿和第二下降沿与控制芯片114进行信息交互作为示例进行详细说明，第一存储芯片组110包括第一存储芯片111和第二存储芯片112，第二存储芯片组120包括第三存储芯片121和第四存储芯片122，即四个存储芯片共用信道01。
47.本实施例中，如图1所示，第一存储芯片111在第一上升沿与控制芯片114进行信息交互，第二存储芯片112在第一下降沿与控制芯片114进行信息交互。第二存储芯片组120包括第三存储芯片121和第四存储芯片122，第三存储芯片121在第二上升沿与控制芯片114进行信息交互，第四存储芯片122在第二下降沿与控制芯片114进行信息交互。
48.需要说明的是，第一存储芯片111与第二存储芯片112可以处于相邻层，二者之间也可以被其他存储芯片间隔开。第三存储芯片121与第四存储芯片122可以处于相邻层，二者之间也可以被其他存储芯片间隔开。
49.由于第一存储芯片111和第二存储芯片112工作在同一第一时钟信号的不同时钟状态下，使得第一存储芯片111和第二存储芯片112整体上的宏观工作模式为：在第一时钟
信号的第一上升沿以及第一下降沿均传输数据。因此，对于单个存储芯片而言满足在第一时钟信号的第一上升沿或者第一下降沿中的一者传输数据，但是对于存储器整体而言即可达到在第一时钟信号的第一上升沿和第一下降沿均传输数据的效果。同样的，第三存储芯片121和第四存储芯片122也工作在同一第一时钟信号的不同时钟状态下，同样具有对于存储器整体而言可达到在第二上升沿和第二下降沿均传输数据的效果。
50.此外，第一时钟信号包括第一命令时钟和第一数据时钟。对于第一存储芯片组110而言，第一存储芯片111在第一命令时钟和/或第一数据时钟的第一上升沿与控制芯片114进行信息交互；第二存储芯片112在第一命令时钟和/或第一数据时钟的第一下降沿与控制芯片114进行信息交互。对于第二存储芯片组120而言，第三存储芯片121在第一命令时钟和/或第一数据时钟的第二上升沿与控制芯片114进行信息交互；第四存储芯片122在第一命令时钟和/或第一数据时钟的第二下降沿与控制芯片114进行信息交互。
51.以第一存储芯片111作为示例，第一存储芯片111被配置为，在第一命令时钟的第一上升沿接收命令信号，命令信号用于控制第一存储芯片111的读写操作，在对于数据时钟的第一上升沿接收待写入到第一存储芯片111的数据信号或者发送数据信号。有关第二存储芯片112、第三存储芯片121以及第四存储芯片122的相关描述，可参考第一存储芯片111。
52.本实施例中，为了降低存储器的复杂度，第一命令时钟和第一数据时钟采用同一第一时钟信号。如此，有利于简化电路设计，避免由于第一命令时钟和第一数据时钟握手或同步产生的错误而导致的数据接收或发送错误，提高存储器的存储正确率。
53.需要说明的是，在其他实施例中，第一命令时钟和第一数据时钟也可以采用不同的第一时钟信号。图3为本实施例提供的存储器中各存储芯片对应的工作信号的时序图，ck1为第一时钟信号，ck2为第二时钟信号，data1为第一存储芯片111传输数据的时序图，data2为第二存储芯片112传输数据的时序图，data3为第三存储芯片121传输数据的时序图，data4为第四存储芯片122传输数据的时序图，data为将data1、data2、data3、data4合并的时序图。
54.以下将结合图3对本实施例提供的存储器的工作原理进行说明。
55.对于第一时钟信号的一第一时钟周期，在第一上升沿，第一存储芯片111接收激活命令信号；在第一时钟信号的另一第一时钟周期的第一上升沿，第一存储芯片111接收读命令信号；在第一时钟信号的又一第一时钟周期的第一上升沿，第一存储芯片111传输数据。在第一时钟信号的第一下降沿，第二存储芯片112接收激活命令信号；在第一时钟信号的第一下降沿，第二存储芯片112接收读命令信号；在第一时钟信号的第一下降沿，第二存储芯片112传输数据。如此，在第一时钟信号的不同第一上升沿第一存储芯片111传输数据，在第一时钟信号的不同第一下降沿第二存储芯片112传输数据，直至完成数据的传输。
56.在第二时钟信号的第二上升沿，第三存储芯片121接收激活命令信号；在时钟信号的第二上升沿，第三存储芯片121接收读命令信号；在第二时钟信号的第二上升沿，第三存储芯片121传输数据。在第二时钟信号的第二下降沿，第四存储芯片122接收激活命令信号；在第二时钟信号的第二下降沿，第四存储芯片122接收读命令信号；在第二时钟信号的第二下降沿，第四存储芯片122传输数据。如此，在第二时钟信号的不同第二上升沿第三存储芯片121传输数据，在第二时钟信号的不同第二下降沿第四存储芯片122传输数据，直至完成数据的传输。
57.由于第一上升沿出现在第二时钟信号的高电平期间，第二上升沿出现在第二时钟信号的低电平期间，因此参考第二时钟信号能够识别出第一上升沿和第二上升沿，因此，能够实现第一存储芯片111工作在第一上升沿且第三存储芯片121工作在第二上升沿；同样的，参考第二时钟信号也能够识别出第一下降沿和第二下降沿，因此，能够实现第二存储芯片112工作在第一下降沿且第四存储芯片122工作在第二下降沿。
58.可以理解的是，上述是以存储器进行读取操作为例进行说明的，存储器进行写入操作期间第一存储芯片111以及第二存储芯片112也是交替传输数据，第三存储芯片121以及第四存储芯片122也是交替传输数据。
59.本实施例中，第一存储芯片组110包括两个存储芯片，第二存储芯片组120包括两个存储芯片，即，多个存储芯片被配置为，采用第一时钟信号的不同时钟沿与控制芯片114进行信息交互，第一时钟信号具有第一时钟周期，不同时钟沿包括连续的两个上升沿和两个下降沿，也就是说，四个存储芯片共用信道01。
60.需要说明的是，在另一例子中，多个存储芯片也可以被配置为，采用第一时钟信号的不同时钟沿与控制芯片进行信息交互，不同时钟沿包括连续的两个上升沿，还包括位于两个上升沿之间的单个下降沿，相应的，以单个下降沿为第一下降沿为例，第一存储芯片组包括两个存储芯片，一存储芯片在第一上升沿与控制芯片进行信息交互，另一存储芯片在第一下降沿与控制芯片；第二存储芯片组可以为单个存储芯片，该存储芯片可以在第二上升沿与控制芯片进行信息交互。也就是说，三个存储芯片共用信道。
61.此外，在又一例子中，多个存储芯片也可以被配置为，采用第一时钟信号的不同时钟沿与控制芯片进行信息交互，不同时钟沿包括连续的两个下降沿，还包括位于两个下降沿之间的上升沿，相应的，以单个上升沿为第二上升沿为例，第一存储芯片组可以为单个存储芯片，该存储芯片在第一下降沿与控制芯片进行信息交互；第二存储芯片组包括两个存储芯片，一存储芯片在第一上升沿与控制芯片进行信息交互，另一存储芯片在第二下降沿与控制芯片进行信息交互。也就是说，三个存储芯片共用信道。本实施例提供的存储器，由于多个存储芯片共用信道01，在不影响控制芯片114与多个存储芯片信息交互的带宽的前提下，减少了存储器的信道01数量，从而降低了存储器的制造成本以及功耗。
62.本发明另一实施例还提供一种存储器，该存储器与前述实施例大致相同，主要区别包括对每一存储芯片进行了更详细的说明。以下将结合附图对本实施例提供的存储器进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的说明，以下将不做赘述。
63.图4为本发明另一实施例提供的存储器的结构示意图，图5为图4中一存储芯片的结构示意图。
64.参考图4及图5，本实施例中，存储器包括：控制芯片214；多个存储芯片，多个存储芯片包括第一存储芯片组210和第二存储芯片组220，前述的信息交互包括读写操作；每一存储芯片包括至少一个通道20，通道20包括：多个存储块201，每一存储块201包括多个存储单元，多个存储块201被配置为交替进行读写操作；命令端口202，命令端口202被配置为在的对应时钟沿接收命令信号，命令信号用于控制存储块201的读写操作；数据端口203，数据端口203被配置为，在对应时钟沿接收待写入到存储块201的数据信号或者发送数据信号；命令端口202包括行地址端口212和列地址端口222，行地址端口212用于接收目标存储单元
所在位置的行地址信号，列地址端口222用于接收目标存储单元所在位置的列地址信号，目标存储单元为多个存储单元中选中的存储单元。
65.可以理解的是，对应时钟沿指的是，该存储芯片进行信息交互对应的第一时钟信号的上升沿或者下降沿。
66.需要注意的是，本实施例所称的命令端口包括传输命令信号和地址信号的端口，但也不限于此。
67.以下将结合附图对本实施例提供的存储器进行详细说明。
68.每一存储块201中的多个存储单元可以呈阵列式分布。本实施例中，以每一通道(channel)20包括4个存储块201作为示例，图5中以bank10、bank11、bank12以bank13示意出一通道20中的4个存储块201。可以理解的是，在其他实施例中，每一通道包括的存储块的数量也可以为其他任意数量个，例如为2个、6个等。
69.数据端口203用于接收待存入存储单元中的数据或发送从存储单元中读出的数据。
70.存储芯片包括多个通道20，且存储芯片还包括多个通道20共用的共用电路204。本实施例中，该共用电路204可以为测试控制电路，测试控制电路用于对多个通道20的测试控制。在其他实施例中，该共用电路也可以为温度传感器电路、模拟电路或者电荷泵电路中的至少一种。
71.存储器还可以包括：测试端口，且在测试模式下多个通道20共用同一测试端口进行测试。由于共用测试端口的设置，有利于减少存储器中端口的数量，从而降低采用探针卡对存储器进行测试的难度，且降低探针卡的制造难度。
72.对于第一存储芯片组210中的存储芯片而言，对应时钟沿包括第一上升沿和/或第一下降沿；对于第二存储芯片组220中的存储芯片，对应时钟沿包括第二上升沿和/或第二下降沿。
73.命令信号包括激活命令以及与每一激活命令对应的读命令。通道20还被配置为，命令端口202接收针对一存储块的激活命令后，命令端口202接收与激活命令对应的读命令。更具体地，激活命令包括行地址信号，其中行地址信号通过行地址端口212接收；读命令包括列地址信号，其中列地址信号通过列地址端口222接收。需要注意的是，激活命令和读命令中还可能包含除行地址信号或列地址信号以外的其他控制信号，这些其他控制信号用于帮助或辅助存储芯片识别该命令是否是激活命令或读命令，且这些其他控制信号可通过除行地址端口212和列地址端口222之外的其他命令端口接收；如此，行地址端口212可以连续地接收行地址信号，列地址端口222可以连续地接收列地址信号。相应的，通道20还被配置为：激活命令和读命令通过命令端口202中的不同端口接收，从而可以实现激活命令和读命令的同时接收。此外，通道20还被配置为，在命令端口202接收读命令之后，数据端口203发送数据信号。
74.本实施例中，命令信号包括激活命令和与激活命令对应的读命令；通道还被配置为，命令端口202交替接收针对不同存储块201的激活命令后，命令端口202交替接收激活命令对应的读命令。具体地，行地址端口212交替接收针对不同存储块201的激活命令后，列地址端口222交替接收激活命令对应的读命令。
75.此外，通道还被配置为，在命令端口202接收读命令之后，数据端口203交替发送与
不同存储块201对应的数据信号。
76.第一存储芯片组210包括第一存储芯片211和第二存储芯片212；第二存储芯片组220包括第三存储芯片221和第四存储芯片222。
77.有关第一存储芯片组210与第二存储芯片组220的区别详细说明，可参考前述实施例，以下将以第一存储芯片组210中存储芯片作为示例，且第一存储芯片211工作在第一上升沿、第二存储芯片212工作在第一下降沿，第三存储芯片221工作在第二上升沿、第四存储芯片221工作在第二下降沿，对命令端口202的工作方式进行详细说明。
78.第一存储芯片211的命令端口202采用第一时钟信号的第一上升沿接收或者发送信号，数据端口203采用第一时钟信号的第一上升沿接收或者发送信号，该存储芯片记为存储芯片c1；第二存储芯片212的命令端口202采用第一时钟信号的第一下降沿接收或者发送信号，数据端口203采用第一时钟信号的第一下降沿接收或者发送信号，该存储芯片记为存储芯片c2。第三存储芯片221的命令端口202采用第一时钟信号的第二上升沿接收或者发送信号，数据端口203采用第一时钟信号的第二上升沿接收或者发送信号，该存储芯片记为存储芯片c3；第四存储芯片222的命令端口202采用第一时钟信号的第二下降沿接收或者发送信号，数据端口203采用第一时钟信号的第二下降沿接收或者发送信号，该存储芯片记为c4。
79.图6为存储芯片c1/c2/c3/c4的一种工作时序图，以下将结合时序图对该存储器的工作原理进行说明。
80.图6中以ck1示意出第一时钟信号，ck2示意出第二时钟信号，act1/act2/act3/act4对应示意出针对存储芯片c1/c2/c3/c4的激活命令信号的时序图，rd1/rd2/rd3/rd4示意出针对存储芯片c1/c2/c3/c4的读命令信号的时序图，data1/data2/dataa3/data4示意出存储芯片c1/c2/c3/c4的数据端口的数据信号的时序图。
81.其中，以存储芯片c1包括bank10、bank11、bank12以bank13四个存储块201作为示例，激活命令信号act1包括分别用于激活bank10、bank11、bank12以bank13的a10/a11/a12/a13，a10与bank10对应，a11与bank11对应，依次类推；读命令信号rd1包括与bank10、bank11、bank12以bank13一一对应的r10/r11/r12/r13，数据信号data1包括d10/d11/d12/d13；激活命令a10与bank10、1个读命令r10以及数据信号d10对应，激活命令a11与bank11、1个读命令r11以及数据信号d11对应，激活命令a12与bank12、1个读命令r12以及数据信号d12对应，激活命令a13与bank13、与1个读命令r13以及数据信号d13对应，即一激活命令对应一读命令。
82.有关存储芯片c2对应的激活命令信号a20/a21/a22/a23、读命令信号r20/r21/r22/r23、数据信号d20/d21/d22/d23，存储芯片c3对应的激活命令信号a30/a31/a32/a33、读命令信号r30/r31/r32/r33、数据信号d30/d31/d32/d33，存储芯片c4对应的激活命令信号a40/a41/a42/a43、读命令信号r40/r41/r42/r43、数据信号d40/d41/d42/d43的详细说明可参考前述说明。
83.如图6所示，对于存储芯片c1，以命令端口202和数据端口203采用第一时钟的第一上升沿接收或者发送信号作为示例：命令端口202在第一时钟信号的第一上升沿接收到针对一存储块的激活命令a10后，命令端口202在上升沿接收与激活命令a10对应的1个读命令r10；在命令端口202接收读命令r10之后，数据端口203在第一时钟信号的第一上升沿发送
数据信号d10。关于命令端口202接收到激活命令a11/a12/a13后的流程与前述类似。
84.具体地，命令端口202中的行地址端口212在第一时钟信号的第一上升沿接收激活bank10的激活命令a10，命令端口202中的行地址端口212在第一时钟信号的第一上升沿接收激活bank11的激活命令a11，在第一时钟信号的第一上升沿接收激活bank12的激活命令a12，在第一时钟信号的第一上升沿接收激活bank13的激活命令a12；命令端口202中的列地址端口222在第一上升沿接收与激活命令a10对应的读命令r10，命令端口202在第一上升沿接收与激活命令a11对应的读命令r11，在第一上升沿接收与激活命令a2对应的读命令r12，在第一上升沿接收与激活命令a13对应的读命令r13，其中，n为任意自然数。相应的，数据端口203在第一时钟信号的第一上升沿发送与存储块bank10对应的数据信号d10，数据端口203在第一时钟信号的第一上升沿发送与存储块bank11对应的数据信号d11，在第一上升沿发送与bank12对应的数据信号d12，在第一上升沿发送与bank13对应的数据信号d13。
85.需要说明的是，图6中以在连续的第一上升沿分别接收激活命令a10、a11、a12、a13作为示例，即在连续的第一上升沿分别接收不同存储块对应的激活命令，在其他实施例中，也可以在非连续的第一上升沿分别接收不同存储块对应的激活命令。
86.从图6中不难发现，由于行地址端口212与列地址端口222不共用，因此在列地址端口222接收读命令r10期间，行地址端口212可以接收激活命令a12，如此，无需等待所有的读命令信号都接收完毕之后才能接收激活命令，使得数据总线能够被填满，即数据端口203可以连续传输数据，避免数据总线在一定时间段内出现的空闲问题，从而有利于提升存储器的存储速度。
87.此外，如图6所示，对于存储芯片c2，以命令端口202和数据端口203采用第一时钟信号的第一下降沿接收或者发送信号：命令端口202在第一时钟信号的第一下降沿接收到针对一存储块201的激活命令a0后，命令端口202在第一下降沿接收与激活命令a20对应的1个读命令r20；在命令端口202接收读命令r20之后，数据端口203在第一时钟信号的第一下降沿发送数据信号d20。有关发存储芯片c2发送数据信号d21/d22/d23的过程将不做详细赘述。
88.有关存储芯片c3以及存储芯片c4的工作过程，与前述存储芯片c1/c2的工作方式类似，可参考前述说明，将不做赘述。存储芯片c1/c2/c3/c4分别在第一时钟信号的第一时钟周期的第一上升沿、第一下降沿、第二上升沿以第二下降沿接收或者发送信号，因此共用信道02的四个存储芯片传输数据互不干扰。
89.在另一个例子中，命令信号包括激活命令以及与每一激活命令对应的多个读命令；通道20还被配置为，命令端口202接收针对一存储块201的激活命令后，命令端口202在多个对应时钟沿接收一与激活命令对应的读命令，以使命令端口202在连续多个对应时钟沿接收多个与激活命令对应的读命令。通道20还被配置为，数据端口203在连续多个对应时钟沿分别发送多个数据信号，数据信号的数量与所接收到的读命令的数量相同。具体地，激活命令包括行地址信号，读命令包括所述列地址信号；通道20还被配置为：激活命令和读命令通过命令端口中的不同端口接收。
90.此外，命令信号可以包括激活命令以及与每一激活命令对应的多个读命令；通道20还可以被配置为，命令端口202交替接收针对不同存储块201的激活命令后，命令端口202交替接收与每一所述激活命令对应的多个所述读命令。具体地，命令端口202交替接收针对
不同存储块201的激活命令后，命令端口202在多个对应时钟沿中的每一时钟沿接收一与激活命令对应的读命令，以使命令端口202在连续多个时钟沿接收多个与激活命令对应的读命令，直至命令端口202接收与激活命令对应的多个读命令，之后，命令端口202接收针对另一存储块201的激活命令对应的多个读命令。
91.图7为第一存储芯片组210以及第二存储芯片组220的另一种工作时序图，以下将结合图7对该存储器的工作原理进行说明，以一个激活命令对应4个读命令作为示例。
92.有关图7中各信号的说明可参考6对应的说明，与图6对应的主要区别包括：用于激活bank10的激活命令a10与4个读命令r10以及4个数据信号d10对应，用于激活bank11的激活命令a11与4个读命令r11以及数据信号d11对应，依此类推，即一激活命令对应多个不同的读命令。
93.以在第一时钟信号的第一上升沿接收或发送信号的存储芯片c1作为示例：如图7所示，命令端口202在第一时钟信号的第一上升沿接收到针对一存储块的激活命令a10后，命令端口202在4个连续的第一上升沿接收与激活命令a10对应的4个读命令r10，在命令端口202接收读命令r10之后，数据端口203在第一时钟信号的第一上升沿发送四个数据信号d10。在接收到针对另一存储块的激活命令a11后，命令端口202在4个连续的第一上升沿接收与激活命令a11对应的4个读命令r11，在命令端口202接收读命令r11之后，数据端口203在第一时钟信号的第一上升沿发送四个数据信号d11，关于命令端口202接收到激活命令a12以及a13之后的流程与前述类似。
94.存储芯片c2在第一时钟信号的第一下降沿发送或者接收信号，即存储芯片c2在第一时钟信号的第一下降沿与控制芯片214进行信息交互；存储芯片c3在第一时钟信号的第二上升沿与控制芯片214进行信息交互，存储芯片c4在第一时钟信号的第二下降沿与控制芯片214进行信息交互。有关存储芯片c2/c3/c4的工作原理可参考存储芯片c1的工作原理。
95.需要说明的是，本实施例中，通道还被配置为：对于任意存储块，接收命令信号与接收对应的读命令信号的时间差大于或等于trcd，trcd为存储块在接收到命令信号之后可进行读操作所需的最短准备时间。具体地，关于trcd的定义为：从行有效到读/写命令发出之间的间隔被定义为trcd，即ras到cas的延迟，ras为行地址选通脉冲信号简称行地址信号，cas为列地址选通脉冲信号简称列地址信号，trcd可理解为行选通周期。如此，可以保证存储块在接收到读命令之前或接收到读命令时已经被完全激活，在接收到读命令时即可进行读操作，从而进一步地提高存储器的存储速度。
96.具体地，以存储芯片c1作为示例，如图6及图7，对于bank10而言，a10与r10之间的时间差为trcd；对于bank11而言，a11与r11之间的时间差可以大于或等于trcd，关于bank12以及bank13的情形在此不再一一列举。不管一个激活命令对应一个读命令还是对应多个读命令，均可以通过合理的设置保证对于任意存储块，接收命令信号与接收对应的读命令信号的时间差大于或等于trcd。
97.本实施例提供的存储器中，不同的存储块采用相同的命令端口以及数据端口。在其他实施例中，不同的存储块也可以采用不同的命令端口以及不同的数据端口。
98.本实施例提供的存储器，由于行地址端口与列地址端口分开，因而可以实现行地址信号和列地址信号同时传输，避免由于命令时钟和数据时钟握手或同步产生的错误而导致的数据接收或发送错误，因此有利于避免在某些时间段上数据线未被占满的问题，保证
数据线始终被数据占满，从而提高存储器的存储速度，改善存储器的存储性能。
99.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。