含有铁电晶体管的集成组合件，以及形成集成组合件的方法与流程

1.铁电晶体管。含有铁电晶体管的集成组合件(例如，集成存储器)。形成集成组合件的方法。


背景技术：

2.存储器为一种类型的集成电路系统，且在计算机系统中用于存储数据。存储器可制作在一或多个个别存储器单元阵列中。可使用数字线(其也可被称作为位线、数据线、感测线或数据/感测线)及存取线(其也可被称作为字线)来写入或读取存储器单元。数字线可沿着阵列的列导电地互连存储器单元，且存取线可沿着阵列的行导电地互连存储器单元。
3.存储器单元可为易失性或非易失性的。非易失性存储器可长时间段存储数据，包含在计算机关闭时。易失性存储器会耗散，且因此需要刷新/重写，在许多情况下，每秒多次。无论如何，存储器单元经配置从而以至少两种不同的可选择状态保持或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个信息电平或状态。
4.铁电场效应晶体管(fefet)可用作存储器单元。具体地，fefet可具有对应于fefet内铁电材料的两个不同极化模式的两种可选择存储器状态。不同的极化模式可表征为例如，不同的阈值电压(v
t
)或对于选定的操作电压不同的沟道导电率。fefet的铁电极化模式可在不存在电源的情况下保持(至少在可测量的持续时间内)。
5.一种类型铁电晶体管是金属-铁电-金属-绝缘体-半导体(mfmis)晶体管。这在金属(m)与半导体衬底(s)之间具有栅极电介质(绝缘体，i)。这也具有邻近于金属的铁电(f)材料，且具有邻近于铁电材料的栅极(通常包括金属，m)。在操作中，横跨铁电材料的电场用于将铁电材料从一种极化模式切换到另一种极化模式。铁电晶体管包括一对源极/漏极区域，以及位于源极/漏极区域之间的沟道区域。横跨沟道区域的导电率受铁电材料的极化模式影响。
6.fefets的沟道区域可被认为容纳在铁电晶体管的主体区域内。在编程操作期间，载流子(空穴及/或电子)迁移进出主体区域。
7.期望开发可快速编程且仍可扩展到不断增加的集成电平的铁电晶体管。证明，使用常规铁电晶体管配置难以实现所要快速编程。常规铁电晶体管的问题可为此类晶体管的主体区域为电“浮动”，且因此可与载流子(空穴或电子)源隔离，导致浮体效应(fbe)。在编程操作期间，浮体效应可为有问题的。编程操作速度的限制因素可为载流子在晶体管的主体区域内刷新的速率，且此类速率可因浮体效应而降低。例如，铁电晶体管可为n沟道装置(即，可具有n型源极/漏极区域，且可具有操作以在n型源极/漏极区域之间传导电子的沟道区域)。在编程操作期间，源极/漏极区域可向铁电晶体管的主体区域提供一种类型的载流子(n沟道装置的电子)，但另一类型的载流子(n沟道装置的空穴)可需要来自邻近主体区域的块体材料。在常规结构中，浮体区域可与块体材料过于隔离，无法快速补充此类其它类型的载体，且因此性能可能会受到影响。
b。
14.图4到4b为在图3到3b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图4)及示意性横截面侧视图(图4a及4b)。图4a及4b的视图分别沿着图4的线a-a及b-b。
15.图5到5b为在图4到4b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图5)及示意性横截面侧视图(图5a及5b)。图5a及5b的视图分别沿着图5的线a-a及b-b。
16.图6到6b为在图5到5b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图6)及示意性横截面侧视图(图6a及6b)。图6a及6b的视图分别沿着图6的线a-a及b-b。
17.图7到7b为在图6到6b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图7)及示意性横截面侧视图(图7a及7b)。图7a及7b的视图分别沿着图7的线a-a及b-b。
18.图8到8b为在图7到7b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图8)及示意性横截面侧视图(图8a及8b)。图8a及8b的视图分别沿着图8的线a-a及b-b。
19.图9到9b为在图8到8b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图9)及示意性横截面侧视图(图9a及9b)。图9a及9b的视图分别沿着图9的线a-a及b-b。
20.图10到10b为在图9到9b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图10)及示意性横截面侧视图(图10a及10b)。图10a及10b的视图分别沿着图10的线a-a及b-b。
21.图11到11b为在图10到10b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图11)及示意性横截面侧视图(图11a及11b)。图11a及11b的视图分别沿着图11的线a-a及b-b。
22.图12到12b为在图11到11b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图12)及示意性横截面侧视图(图12a及12b)。图12a及12b的视图分别沿着图12的线a-a及b-b。
23.图13到13b为在图12到12b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图13)及示意性横截面侧视图(图13a及13b)。图13a及13b的视图分别沿着图13的线a-a及b-b。
24.图14到14b为在图13到13b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图14)及示意性横截面侧视图(图14a及14b)。图14a及14b的视图分别沿着图14的线a-a及b-b。
25.图15到15b为在图14到14b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图15)及示意性横截面侧视图(图15a及15b)。图15a及15b的视图分别沿着图15的线a-a及b-b。
26.图16到16b为在图15到15b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图16)及示意性横截面侧视图(图16a及16b)。图16a及16b的视图
分别沿着图16的线a-a及b-b。
27.图17到17b为在图16到16b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图17)及示意性横截面侧视图(图17a及17b)。图17a及17b的视图分别沿着图17的线aa及bb。
28.图18到18b为在图17到17b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图18)及示意性横截面侧视图(图18a及18b)。图18a及18b的视图分别沿着图18的线a-a及b-b。
29.图19到19b为在图18到18b的工艺阶段之后的实例工艺阶段的实例集成组合件的实例区域的示意性俯视图(图19)及示意性横截面侧视图(图19a及19b)。图19a及19b的视图分别沿着图19的线a-a及b-b。
30.图20为并入到实例集成存储器配置中的图19a的组合件的示意性横截面侧视图。
31.图21为实例集成存储器阵列的图解示意图。
32.图22为实例多层集成组合件的区域的示意性横截面侧视图。
具体实施方式
33.一些实施例包含铁电晶体管。一些实施例包含包括铁电晶体管的集成存储器。一些实施例包含形成包括铁电晶体管的集成组合件的方法。参考图1到22来描述实例实施例。
34.参考图1，集成组合件10包含支撑在基座12上的导电结构14。
35.导电结构14可对应于数字线(位线、感测线等)，且被展示为沿着x轴方向(即，沿着图1的横截面的平面的方向)延伸。在一些实施例中，x轴方向可被称作为第一方向。
36.导电结构14包括导电材料15。导电材料15可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。在一些实施例中，导电结构14为电线，且可被称作为第一比较数字线。第一比较数字线可经配置以通过感测放大器电路系统与第二比较数字线(下文参考图20所描述)进行比较。
37.基座12可包括半导体材料；且可包括(例如)单晶硅、基本上由其组成或由其组成。基座12可被称作为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块体半导体材料，例如半导体晶片(单独或包括其它材料的组合件)及半导体材料层(单独或包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基座12可对应于含有一或多种与集成电路制作相关联的材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多个。
38.作用区域立柱16由数字线14支撑，并从数字线向上延伸。在所说明实施例中，立柱16沿着所说明z轴方向垂直延伸，且因此相对于水平延伸的数字线14正交(或至少大体上正交)延伸。术语“大体上正交”意指在制作及测量的合理容差内正交。立柱被标记为16a-e，以使得其可相对于彼此区分开。
39.立柱16可被认为是垂直延伸，或至少大体上垂直延伸。在一些实施例中，立柱16可相对于水平延伸的数字线14的上部表面以约90
°
(即，90
°±
10
°
)的角度延伸。
40.立柱16包括半导体材料18。半导体材料18可包括任何合适的组合物；且在一些实施例中，可包括硅、锗、iii/v族半导体材料(例如，磷化镓)、半导体氧化物(例如，包括镓、铟、锌及氧的半导体材料)等中的一或多个，基本上由其组成，或由其组成；其中术语iii/v族半导体材料是指包括选自元素周期表的第iii及v族的元素的半导体材料(其中第iii及v族为旧的命名法，且现在被称作为第13及15族)。
41.在一些实施例中，半导体材料18可包括硅、基本上由硅组成或由硅组成。硅可处于任何合适的结晶相(例如，非晶、多晶、单晶等)。
42.在一些实施例中，半导体材料18可包括与氧、硫、硒及碲中的一或多个组合的至少一种金属(例如，铝、镓、铟、铊、锡、镉、锌等中的一或多个)，基本上由其组成，或由其组成。在一些实施例中，半导体材料18可包括与元素周期表的第16族中的至少一个元素(例如，氧)组合的元素周期表的第13族中的至少一个元素(例如，镓)。例如，半导体材料18可包括与选自由氧、硫、硒、碲及其混合物组成的群中的至少一种元素组合的选自由镓、铟及其混合物组成的群中的至少一种元素。在一些实施例中，半导体材料18可包括半导体氧化物(即，包括氧的半导体材料)、基本上由其组成或由其组成。例如，在一些实施例中，半导体材料18可包括ingazno、基本上由ingazno组成或由ingazno组成(其中化学式指示主要组合物而不是特定的化学计量)。
43.立柱16中的每一个包含第一源极/漏极区域20及垂直偏离第一源极/漏极区域的第二源极/漏极区域22。立柱16中的每一个还包含位于第一源极或漏极区域20与第二源极或漏极区域22之间的沟道区域24。提供虚线以展示源极/漏极区域与沟道区域之间的近似边界。
44.在一些实施例中，源极/漏极区域20及22可为n型区域。例如，如果半导体材料18包括硅，源极/漏极区域20及22可用适当的n型掺杂剂(例如、磷、砷等)进行重掺杂(例如，掺杂到至少约10
20
个原子/cm3的浓度)。沟道区域24可包括合适的掺杂以具有所要阈值电压(v
t
)特性。
45.下部源极/漏极区域20与数字线14电耦合，且在所说明实施例中展示为直接抵靠数字线14的上部表面。
46.沿着图1的横截面，立柱16中的每一个具有第一表面(前表面)17a及相对的第二表面(后表面)17b。在一些实施例中，表面17a及17b可被称作为侧表面。
47.门控结构26邻近前表面17a，且导电结构28邻近后表面17b。门控结构由包括绝缘材料30的第一绝缘台阶32支撑，且导电结构28由包括绝缘材料34的第二绝缘台阶36支撑。绝缘材料30及34可包括任何合适的组合物，且可包括彼此相同的组合物或可包括相对于彼此不同的组合物。在一些实施例中，绝缘材料30和34都可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
48.门控结构被标记为26a-e，以使得其可相对于彼此区分开。门控结构中的每一个包含第一导电组件38、第二导电组件40孔导电组件38与40之间的铁电材料42。
49.导电组件38及40分别包括导电材料39及41。导电材料39及41可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。导电材料39及41可包括彼此相同组合物，或可包括相对于彼此不
同的组合物。在一些实施例中，导电材料39及41可为含金属材料，例如包括氮化钛、氮化钨、钨、钛等中的一或多个的材料。
50.铁电材料42可包括任何合适的组合物；且可例如包括选自有以下各项组成的群的一或多个材料，基本上由其组成，或由其组成：过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽及钛酸锶钡的材料组成；且其中可具有掺杂剂，其包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多个。铁电材料可以任何合适的配置提供，例如，单一的均质材料，或两种或多于两种离散的分离材料的叠层。
51.在一些实施例中，导电组件38可被称作为第一导电栅极，且导电组件40可被称作为第二导电栅极。第二导电栅极40通过铁电材料42与第一导电栅极38间隔开。在所说明实施例中，第一导电栅极39及第二导电栅极40具有彼此约处于相同高度的上部表面43及45(仅其中一些被标记)，且第二导电栅极40比第一导电栅极38短。在其中栅极38及40两者沿着垂直z轴延伸的所说明实施例中，第二导电栅极40可被称作为“在垂直上”比第一导电栅极38“短”。
52.在所说明实施例中，第二组件40由包括绝缘材料33的第二绝缘台阶31支撑。绝缘材料33可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。绝缘材料33可为与绝缘材料30及34中的一个或两个相同的组合物，或可为相对于绝缘材料30及34中的一个或两个不同的组合物。
53.第一导电栅极38可为电浮动，且第二导电栅极40可与适当的驱动器电路系统(例如，字线驱动器电路系统)耦合。门控结构26与沟道区域24垂直重叠。在一些实施例中，门控结构26可被认为在操作上邻近于(在操作上接近于)沟道区域24，使得施加到门控结构的组件40的足够电压将感应电场，这使得电流穿过邻近沟道区域24以将沟道区域的相对侧上的源极/漏极区域20及22彼此电耦合。如果到组件40的电压低于阈值电平，那么电流将不会流过沟道区域，且沟道区域的相对侧上的源极/漏极区域将不会彼此电耦合。通过施加到门控结构26的组件40的电压电平对源极/漏极区域的耦合/解耦的选择性控制可被称作为源极/漏极区域的门控耦合。在一些实施例中，个别门控结构26的组件38及40中的每一个可被认为在操作上邻近于与此类门控结构相关联的沟道区域24。
54.门控结构26的组件38通过绝缘材料44与立柱16间隔开。绝缘材料44可包括任何合适的组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
55.导电结构28包括导电材料47。导电材料47可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。在一些实施例中，导电材料47可为含金属材料，例如包括氮化钛、氮化钨、钨、钛等中的一或多个的材料。导电材料47可为与门控结构26的材料39及41中的一或两个相同的组合物，或可为相对于门控结构的组合物39及41中的一或两个不同的组合物。
56.导电结构28与沟道区域24垂直重叠，且通过绝缘材料46与沟道区域24间隔开。绝缘材料46可包括任何合适的组合物，且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
57.绝缘材料44及46可分别称作为第一绝缘材料及第二绝缘材料。此类第一及第二绝
缘材料可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
58.导电结构28可电耦合到合适的参考电压结构(未展示)，所述参考电压结构经配置以将导电结构28维持处于合适的参考电压。在一些实施例中，此类合适的参考电压可在从大于或等于接地到小于或等于vcc/2的范围内。
59.导电结构28可经配置以从沟道区域24排出多余的载流子，且因此减轻浮体效应(fbe)。
60.图1的导电结构28被标记为28a及28b，以使得其可相对于彼此区分开。在所展示实施例中，导电结构28中的每一个由立柱16中的两个共享。例如，导电结构28b位于立柱16c与16d之间，且经配置以从与立柱16c及16d中的每一个相关联的沟道区域24中排出过量电压。在一些实施例中，立柱16c及16d可分别称作为第一立柱及第二立柱；其中此类第一及第二立柱彼此相邻。第一立柱16c及第二立柱16d具有彼此面对的第二侧壁表面(后表面)17b。导电结构28b位于第一立柱16c及第二立柱16d的面对表面17b之间。
61.立柱16c及16d为相邻立柱的一个实例。立柱16b及16c也可被认为是彼此相邻，且可被称作为第一立柱及第二立柱。第一立柱16b及第二立柱16c具有彼此面对的第一侧壁表面17a。门控结构26b可被称作为邻近第一立柱16b的第一侧壁17a的第一门控结构，且门控结构26c可被称作为邻近第二立柱16c的第一侧壁17a的第二门控结构。第一门控结构26b及第二门控结构26c横跨居中位于门控结构26b与26c之间的平面49大体上是彼此的镜像。术语“实质镜像”意指在制作及测量的合理容差内的镜像。
62.在所说明实施例中，导电材料25设置在上部源极/漏极区域22上方且与此类上部源极/漏极区域电耦合。导电材料25可包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多个。在一些实施例中，导电材料25可包括金属(例如，钨、钛等)及/或含金属的组合物(例如，硅化钨、硅化钛等)。导电材料25为任选的，但可被提供以形成用于将上部源极/漏极区域22与额外导电组件(例如，与下文参考图20所描述的第二比较数字线)耦合的电互连线。
63.立柱16并入到铁电晶体管50中，其中铁电晶体管中的每一个包含立柱中的一个且可操作地邻近立柱的沟道区域的门控结构26。铁电晶体管50对应于存储器阵列52的存储器单元。
64.在所说明实施例中，绝缘材料48设置在立柱16之间的间隙内，且形成平面化表面51以横跨绝缘材料48、铁电材料42、绝缘材料44及46，以及导电材料25延伸。平面化表面51可通过任何合适的处理形成，包含例如化学机械抛光(cmp)。
65.垂直延伸的门控结构26的优点是受控组件40(即，耦合到驱动器电路系统的组件)可大体上比铁电材料42内的平均晶粒大小长。例如，在一些实施例中，铁电材料42可具有至少约10纳米(nm)的平均晶粒大小，且受控组件40可具有以下垂直长度：铁电材料的此类平均晶粒大小的至少约两倍，铁电材料的平均晶粒大小的至少约三倍、铁电材料的平均晶粒大小的至少约五倍、铁电材料的平均晶粒大小的至少约十倍等。相对于铁电材料42的晶粒大小，受控组件40的相对较大的垂直长度可减轻或防止与横跨存储器阵列的多个铁电晶体管的铁电材料42内的晶粒位置变化相关联的均匀性问题。具体来说，如果铁电材料42内的晶粒大小类似于受控组件40的垂直长度，那么存储器阵列的个别铁电晶体管内的晶粒边界
之间的变化可大体上变更铁电晶体管的性能特性。如果横跨存储器阵列的铁电晶体管(即，存储器单元)相对于彼此具有不同的性能特征，那么铁电晶体管中的一些可在操作容差之外，这可减少存储器阵列内的可用存储，且其甚至可能导致存储器阵列不适合预期应用。相比之下，本文中所描述的实施例可使得受控组件40的垂直长度大体上比铁电材料42内的晶粒大小大，这可避免横跨铁电晶体管阵列的性能特性的有问题的变化，且这可因此改进存储器阵列对预期应用的适用性。
66.图1的实施例展示铁电材料42在门控结构26上面且沿着绝缘材料44延伸。在其它实施例中，铁电材料42可经配置以不延伸到门控结构26上面，如在图2中所展示。
67.图1及2的集成组合件10可通过任何合适的处理形成。参考图3到19描述用于形成图1的存储器阵列的实例处理。
68.参考图3到3b，集成组合件10被展示处于其中在基座12上方形成堆叠60的处理阶段。堆叠60包括作为下部导电材料的导电材料15、作为上部导电材料的导电材料25以及在下部导电材料与上部导电材料之间的半导体材料18。在所说明实施例中，半导体材料18包含可最终成为铁电晶体管的源极/漏极区域的区域20及22，且包括可最终成为铁电晶体管的沟道区域的区域24。掺杂剂可在区域20及22内(且也可能在区域24内)，且此类掺杂剂可通过合适的处理(例如，热处理)激活。
69.掩蔽材料62设置在堆叠60上方。掩蔽材料可包括任何合适的组合物，且在一些实施例中可包括光致抗蚀剂。
70.参考图4到4b，掩蔽材料62被图案化成线性块64。开口66延伸穿过经图案化掩蔽材料62。在掩蔽材料62包括光致抗蚀剂的实施例中，可用合适的光化辐射图案化光致抗蚀剂。线性块64沿着第一方向(所说明x轴方向)延伸。线性块64可被称作为第一线性块。
71.参考图5到5b，开口66通过一或多个合适的蚀刻转印穿过堆叠60，且然后移除掩蔽材料62。堆叠60被图案化成线性结构68。线性结构68沿着第一方向(所说明x轴方向)延伸。尽管线性结构68经展示为笔直的，但在其它实施例中，此类结构可为弯曲、波形，等。
72.线性结构68可各自被认为包括下部部分(底部部分)70及在下部部分上方的上部部分72。下部部分70是上文参考图1所描述的类型的导电线14，且可最终对应于比较数字线。上部部分72包含导电材料25及半导体材料18。在一些实施例中，线性结构68可被称作为第一线性结构。
73.线性结构68位于第一节距p1上，如在图5中所展示。
74.参考图6到6b，绝缘材料74形成在线性结构68之间。绝缘材料74可包括任何合适的组合物，且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。平面化表面75经形成以横跨材料25及74延伸。平面化表面75可通过任何合适的处理形成，包含例如cmp。
75.参考图7到7b，在平面化表面75上方形成保护材料76，且在保护材料76上方形成掩蔽材料78。
76.保护性材料76可包括任何合适的组合物；且在一些实施方案中，可包括氮化硅，基本上由其组成，或由其组成。保护材料76可包括相对于材料25及74可选择性蚀刻的组合物。
77.掩蔽材料78可包括任何合适的组合物，且在一些实施例中可包括光致抗蚀剂。
78.参考图8到8b，掩蔽材料78被图案化成沿着第二方向(所说明y轴方向)延伸的线性
块80。线性块80可被称作为第二线性块以将其与图4到4b的第一线性块64区分开。尽管第二线性块80被展示为沿着正交于(或至少大体上正交于)第一线性块64的第一方向的第二方向延伸，但在其它实施例中，第二线性块80的第二方向可与第一线性块74的第一方向相交而无需正交于此类第一方向。术语“大体上正交”意指在制作及测量的合理容差内正交。
79.开口82延伸穿过掩蔽材料78延伸到保护材料76的上部表面。
80.在所说明实施例中，线性结构68沿着对应于距离d1的第一节距，且第二线性块78沿着对应于距离d2的第二节距。距离d1与图5的节距p1相同。
81.在一些实施例中，距离d2可为距离d1的约两倍大。例如，距离d1可为约25nm且距离d2可为约50nm。在一些实施例中，距离d1可小于或等于约30nm、小于或等于约25nm、小于或等于约20nm，在约15nm至约50nm的范围内，等等；且距离d2可小于或等于约60nm、小于或等于约50nm、小于或等于约40nm、在约30nm至约100nm的范围内等。
82.参考图9到9b，利用一或多个合适的蚀刻将开口82转印到绝缘材料74中，且穿过线性结构68的上部区域72(图8a及8b)。此由材料18、25及74形成第二线性结构84。第二线性结构84沿着第二方向(y轴方向)延伸。如在图9a中所展示，第二线性结构84的区域在导电线14上方。
83.第二线性结构84中的每一个包含沿着第二方向(y轴方向)彼此交替的第一及第二柱状结构(垂直突出结构)86及88，如在图9b中所展示(且还如图16的俯视图中所展示，如下文所描述)。第一柱状结构86包括线性结构68的上部部分72(其中实例线性结构68在图8a中展示)，且第二柱状结构88包括绝缘材料74。材料18及25的蚀刻将线性结构68图案化成第一柱状结构86，如通过将图9a(在材料18及25的蚀刻之后的处理阶段)及图8a(在材料18及25的蚀刻之前的处理阶段)进行比较可理解。
84.参考图10到10b，移除掩蔽材料78(图9到9b)。
85.绝缘台阶32形成在开口82内且在线性结构84之间。绝缘台阶32可具有在约5nm到约40nm的范围内的的垂直厚度。
86.绝缘材料44沿着线性结构84的侧壁表面85形成，且在所展示实施例中形成在台阶32上方。在其它实施例中，绝缘材料44可在台阶32之前形成，且因此可沿着台阶32的侧面延伸。
87.导电材料39形成在台阶32上方且被图案化成第一导电栅极组件38。
88.参考图11到11b，材料33形成在台阶32上方。材料33可包括二氧化硅，且可通过物理气相沉积(pvd)形成，以使得材料33沿着水平延伸表面，而不是沿着组合件10的垂直延伸表面。材料33在导电栅极组件38之间形成台阶31。在一些实施例中，台阶31可被称作为第二绝缘台阶以将其与第一绝缘台阶32区分开。第一绝缘台阶31及第二绝缘台阶32可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
89.参考图12到12b，横跨集成组合件10形成铁电材料42。铁电材料42横跨材料33的上部表面并沿着导电栅极组件38的侧壁及上部表面延伸。
90.参考图13到13b，通过合适的蚀刻及/或平面化来移除材料42及33的部分。此从保护材料76上方移除材料42及33，并从台阶31的上部表面上方移除材料42，同时沿着导电栅极组件38的侧壁留下材料42，且所展示实施例沿着绝缘材料44的侧面留下材料42。在其它实施例中，材料42可沿着绝缘材料44移除，同时沿着导电栅极组件38的侧壁(侧表面)留下。
91.导电材料41形成在开口82内，并被图案化成第二导电栅极组件40。导电栅极组件40经形成邻近铁电材料42，并由绝缘台阶31支撑。
92.在一些实施例中，开口82可被认为经配置为线性延伸沟槽，且导电栅极组件38及40可被认为是沿着沟槽82的侧壁延伸的线性导电组件。线性导电组件38及40一起形成门控结构26。在一些实施例中，导电线14可对应于沿着第一方向(x轴方向)延伸的数字线，且导电线38及40可并入到沿着第二方向(y轴方向)延伸的字线中。字线可被认为包括被展示为沿着图13a的横截面的门控结构26。
93.参考图14到14b，绝缘材料48形成在开口82内，且平面化表面87经形成以横跨材料76、42、44及48延伸。平面化表面87可通过任何合适处理形成，包含例如cmp。
94.参考图15到15b，在门控结构26上方形成凹槽86，且这此类凹槽填充有第二保护材料88。第二保护材料可包括任何合适的组合物；且在一些实施例中，可包括氧化铝，基本上由其组成，或由其组成。在一些实施例中，可相对于材料88选择性地移除材料76，且另外也可相对于保护材料88选择性地移除组合件10的二氧化硅(例如，材料48)及其它材料。
95.平面化表面89经形成以横跨材料76及88延伸。平面化表面89可通过任何合适的处理形成，包含例如cmp。
96.参考图16到16b，相对于材料88、25及44选择性地移除保护材料76。此在线性结构84上方形成凹槽90，且因此暴露线性结构84。图16的顶俯视图展示线性结构84包括上文参考图9到9b所描述的交替的第一柱状结构86及第二柱状结构88。
97.参考图17到17b，保护材料92形成在凹槽90内，且被图案化成间隔物94。间隔物94使凹槽(间隙)90变窄。变窄的凹槽延伸穿过线性结构84(图16)并将柱状结构86(图16)图案化成立柱16。
98.参考图18到18b，绝缘材料34形成在变窄间隙90内以形成台阶36。绝缘材料46沿着立柱16的侧壁表面17b形成，并在台阶36上方。随后，导电材料47形成在台阶34上方，且被图案化成导电结构28。然后在导电结构28上方形成绝缘材料48。尽管绝缘材料46经展示为在步骤36之后形成，但在其它实施例中，绝缘材料46可在台阶36之前形成，且因此可沿着台阶36的侧面延伸。
99.参考图19到19b，平面化表面51经形成以横跨材料25、42、44及48延伸，且因此形成类似于上文参考图1所描述的配置。图19到19b的立柱16可被认为布置成阵列(例如，存储器阵列52)。门控结构26可被认为沿着阵列的行延伸，且导电线14可被认为沿着阵列的列延伸。
100.导电线14可被认为对应于沿着x轴方向延伸且在图5中所展示的第一节距p1上的第一线性结构。导电结构26可可被认为对应于沿着y轴方向延伸且在如图19a中所展示的第二节距p2上的第二线性结构。在一些实施例中，第二节距(p2)可为第一节距(p1)的约两倍大。
101.图20展示并入到实例存储器阵列52中的图19a的配置。导电线14为第一比较数字线dl-t。立柱26的上部导电材料25耦合到第二比较数字线dl-c。第二比较数字线通过感测放大器电路系统96比较地耦合到第一比较数字线。出于理解本公开及所附权利要求书的目的，如果感测放大器电路系统经配置以彼此比较第一及第二数字线的电性质(例如，电压)，那么第一数字线通过感测放大器电路系统与第二数字线“比较地耦合”。
102.门控结构26的导电组件40与字线驱动器电路系统98耦合。
103.导电结构28与屏蔽参考电压源100耦合。屏蔽参考电压源可为任何合适的电压，且在一些实施例中可处于从约接地到约vcc/2的范围内的电压。
104.存储器阵列52可包括任何合适的配置。图21中示意性地展示实例配置。存储器阵列52包含对应于“真”数字线的第一组数字线，且包括数字线dl1-t、dl2-t及dl3-t，且包含对应于“互补”数字线的第二组数字线，且包括数字线dl1-c、dl2-c及dl3-c。术语“真”及“互补”是任意的。在存储器单元50的读取/写入操作期间，一起利用真数字线及互补数字线的电气值。具体地，第二组的数字线与第一组的数字线配对(例如，dl1-t及dl1-c配对在一起)，且配对的数字线通过感测放大器电路系统96彼此比较地耦合。例如，数字线dl1-t及dl1-c通过标记为sa1的感测放大器电路系统96彼此比较地耦合。电路系统96可用于在read操作期间将真数字线(例如，dl1-t)的电性质与配对的比较数字线(例如，dl1-c)的电性质进行比较。替代地或另外，电路系统96可用于在编程(即，write)操作期间将所要电性质赋予真及互补比较数字线(例如，dl1-t及dl1-c)。
105.门控组件40沿着字线wl1到wl3，字线与字线驱动器电路系统耦合。存储器单元50中的每一个通过字线中的一个结合配对的比较数字线组中的一个来唯一地寻址。例如，存储器单元50中的一个被标记为50a，使得它可相对于其它存储器单元被识别。存储器单元50a通过字线wl1结合配对的比较数字线dl1-c及dl1-t组来寻址。
106.在一些实施例中，上文所论述的存储器阵列(例如，图1、2、20及21的存储器阵列52)可在存储器层(即，存储器层叠)内，所述存储器层在层(或层叠)的垂直堆叠布置内。垂直堆叠的布置可被称作为多层组合件。图22展示实例多层组合件200的一部分，其包括层202、204及206的垂直堆叠布置。垂直堆叠布置可向上延伸以包含额外层。层202、204及206可被认为是一个堆叠在另一个的顶部上的层级的实例。所述层级可在不同的半导体裸片内，或层级中的至少两个可在同一半导体裸片内。
107.底层202可包含控制电路系统及/或感测电路系统208。电路系统208可包含例如驱动器(例如，字线驱动器电路系统)、感测放大器电路系统等，且在一些应用中可包括cmos电路系统。上层204及206可包含存储器阵列，例如上文所描述存储器阵列52中的一或多个；其中实例存储器阵列被展示为层204内的“存储器”210。
108.来自上层的电路系统可通过电互连线电连接到下层的电路系统。实例电互连线212被展示为将来自层204的存储器电路系统210与层202的电路系统208电耦合。在一些实施例中，互连线212可将来自存储器电路系统210的数字线与电路系统208的感测放大器连接，可将存储器电路系统210的字线、复用线等与电路系统208的驱动器等连接。
109.上文所论述的组合件及结构可用在集成电路内(其中术语“集成电路”是指由半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一种，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
110.除非另有所规定，否则本文中所描述的各种材料、物质、组合物等可借助现在已知或尚有待于开发的任何适合方法(包含(例如)原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等)而形成。
111.术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中被认为是同义词。在一些情况下利用术语“介电”及在其它情况下利用术语“绝缘”(或“电绝缘”)可将在本公开内的提供语言变化以在所附权利要求书内简化前提基础，且并非用于指示任何显著的化学或电气差异。
112.术语“电连接”及“电耦合”均可在本公开中使用。所述术语被视为同义词。在一些情况下使用一个术语而在其它情况下使用另一术语可在本公开内容中提供语言变化，以简化所附权利要求书中的前提基础。
113.图式中的各种实施例的特定方向仅用于说明目的，且在一些应用中，实施例可相对于所展示方向旋转。本文中提供的描述及所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图式的特定定向上，还是相对于此定向旋转。
114.为了简化图式，除非另有指示，否则所附说明的横截面视图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。
115.当结构在上文被称作为在另一结构“上”、“邻近”或“抵靠”时，其可直接在另一结构上，或也可存在中间结构。相反，当结构被称作为“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
116.结构(例如，层、材料等)可被称作为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上部表面大体上垂直延伸，或不延伸。
117.一些实施例包含具有作用区域的铁电晶体管，所述作用区域包含第一源极/漏极区域、垂直偏离所述第一源极/漏极区域的第二源极/漏极区域，以及位于所述第一源极/漏极区域与所述第二源极/漏极区域之间的沟道区域。第一导电栅极可操作地邻近作用区域的沟道区域。绝缘材料位于所述第一导电栅极与所述沟道区域之间。第二导电栅极邻近第一导电栅极。第二导电栅极在垂直上比第一导电栅极短。铁电材料位于所述第一导电栅极与所述第二导电栅极之间。
118.一些实施例包含具有第一比较数字线且具有从第一比较数字线向上延伸的立柱的集成组合件。立柱包括半导体材料。立柱中的每一个按升序包含第一源极/漏极区域、沟道区域及第二源极/漏极区域。第一源极/漏极区域与第一比较数字线耦合。第二比较数字线与第二源极/漏极区域耦合。第一及第二比较数字线通过感测放大器电路系统彼此比较地耦合。立柱中的每一个沿着横截面具有第一侧壁表面及相对的第二侧壁表面。门控结构邻近第一侧壁表面且垂直重叠沟道区域。门控结构中的每一个包含为电浮动的第一组件、与驱动器电路系统耦合的第二组件以及在第一组件与第二组件之间的铁电材料。导电结构邻近第二侧壁表面且垂直重叠沟道区域。导电结构经配置以从沟道区域排出多余的载流子，且因此减轻浮体效应。
119.一些实施例包含形成集成组合件的方法。堆叠经形成以包括上部导电材料、下部导电材料以及位于上部导电材料和下部导电材料之间的半导体材料。将堆叠图案化成第一线性结构。第一线性结构沿着第一方向延伸。第一线性结构的底部部分为导电线且包括下部导电材料。第一线性结构的上部部分包括半导体材料及上部导电材料。在第一线性结构之间形成第一绝缘材料。将第一绝缘材料及第一线性结构的上部部分图案化成第二线性结构。第二线性结构在与第一方向相交的第二方向上延伸。第二线性结构的区域位于导电线
上方。第二线性结构包括沿着第二方向彼此交替的第一柱状结构及第二柱状结构。第一柱状结构包括第一线性结构的上部部分，且第二柱状结构包括第一绝缘材料。在第二线性结构之间形成第一绝缘台阶。沿着第二线性结构的侧壁表面形成第二绝缘材料。第一导电栅极组件邻近第二绝缘材料形成并由第一绝缘台阶支撑。在第一导电栅极组件之间形成第二绝缘台阶。沿着第一导电栅极组件的侧壁形成铁电材料。第二导电栅极组件邻近铁电材料形成并由第二绝缘台阶支撑。第一柱状结构被分成立柱。立柱布置成阵列。第一及第二导电栅极组件沿着阵列的行延伸。导电线沿着阵列的列延伸。
120.按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所公开的标的物。然而，应理解，由于本文中所公开的方法包括实例实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。