存储器的数据读取的方法及读取电路与流程

1.本发明涉及集成电路技术领域，特别是涉及一种存储器的数据读取的方法及读取电路。


背景技术：

2.目前芯片中存储的数据量越来越大，数据读取的速度要求也越来越高。在高速读取下，数据的误码率会增加，限制数据读取的准确度。存储器中的数据读取速度和准确度越来越成为限制芯片工作速度和整体性能的瓶颈。
3.在目前的数据读出电路中，存储单元中的数据要经过差分的位线读出。数据的读出主要包括三个步骤：首先，预充电模块对位线充电；其次，存储单元接入位线并控制位线进行放电，放电后两条位线之间会存在电压差值；最后，放大器模块检测两条位线之间的电压差值并对其放大，实现对存储单元内数据的读出（具体参照图1的相关描述）。由于位线上连接的存储单元较多，位线本身较长，当在较高的频率下读取数据时，位线上电压的下降幅度有限，无法达到放大器的工作范围，从而读取数据的误码率会增加，进而无法准确地读取数据。因此，存储器中的数据读取速度和准确度越来越成为限制芯片工作速度和整体性能的瓶颈。
4.现有的提高存储器中的存储单元数据读取速度，进而提高在高速读取下读取数据准确度的方法主要有以下两种：（1）从存储单元的结构出发，增大读取电流，在相同的读取时间内加大一组位线的电压差值；（2）从位线的结构出发，通过合理的分组和拆分，减少一条位线上连接存储单元的数量，或减短位线的长度，从而降低位线的寄生电容和电阻大小，可以加大读取时一组位线的电压差值。然而上述两种方法存在以下问题：（1）都是对存储单元电路本身或者位线的空间结构进行优化，需要针对具体的要求进行设计，方法较为复杂，通用性相对较差；（2）在提高数据读取极限频率的同时，没有降低低频读取数据时电路的功耗和噪声，仍然存在功耗高，噪声大的问题，进而影响芯片的整体性能。


技术实现要素：

5.鉴于以上所述现有技术存在的问题，本发明的目的在于提供一种存储器的数据读取方法及读取电路。
6.第一方面，本发明提供了一种存储器的数据读取的方法。该方法包括：通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度。
7.可选的，所述通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程包括：通过之前至少一个读取周期的读取地址和当前读取周期的读取地址，控制当前读取周期的数据读取过程。
8.可选的，所述通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程包括：通过之前至少一个读取周期的读取结果，控制位线在当前读取周期的充放
电过程，进而控制数据读取过程。
9.可选的，所述通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程包括：基于之前至少一个读取周期的读取结果，控制上拉支路对所述位线进行充电，以调节当前读取周期中所述位线的充电速度。
10.可选的，所述方法还包括：基于预设的控制电压，控制充电管对所述位线共同充电。
11.可选的，所述通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程包括：基于之前至少一个读取周期的读取结果，控制下拉支路对所述位线进行放电，以调节当前周期中位线的放电速度。
12.可选的，所述方法还包括：钳位电路对位线进行钳位，以限制所述位线的最低电压。
13.可选的，所述通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程包括：通过之前至少一个读取周期的读取结果控制放大器模块，以实现对当前读取周期的数据读取过程的控制。
14.可选的，所述控制放大器模块的方式为：采用反馈控制模块，通过电容连接到所述放大器模块的输入节点，实现对放大器模块的输入节点电压的控制，进而控制数据读取过程。
15.第二方面，本发明提供了一种存储器的读取电路。该读取电路包括：预充模块、存储单元和放大器模块；所述预充模块或放大器模块中，通过之前至少一个读取周期的读取结果控制当前读取周期的数据读取过程，以提高数据读取的准确度。
16.可选的，所述预充模块中，通过之前至少一个读取周期的读取结果控制位线充放电过程，以实现对当前周期的数据读取过程的控制。
17.可选的，所述位线连接通过之前至少一个读取周期的读取结果控制的上拉支路，用于对位线进行充电，以调节当前读取周期中位线的充电速度。
18.可选的，所述位线还连接通过预设的控制电压控制的充电管，用于对所述位线共同充电。
19.可选的，所述位线连接通过之前至少一个读取周期的读取结果控制的下拉支路，用于对位线进行放电，以调节当前周期中位线的放电速度。
20.可选的，所述位线连接钳位电路，用于对所述位线进行钳位，以限制所述位线的最低电压。
21.可选的，所述钳位电路包括第一nmos管和第二nmos管；所述第一nmos管的源极与所述位线中的第一位线连接；所述第二nmos管的源极与所述位线中的第二位线连接；所述第一nmos管和第二nmos管的栅极共同连接于钳位控制电压；所述第一nmos管和第二nmos管的漏极共同连接于第三电位；当所述第一位线的电压低于所述钳位控制电压与所述第一noms管的阈值电压的差值时，所述第一nmos管导通以将所述第一位线的电压上拉至所述钳位控制电压与所述第一noms管的阈值电压的差值；当所述第二位线的电压低于所述钳位控制电压与所述第二noms管的阈值电压的差值时，所述第二nmos管导通以将所述第二位线的电压上拉至所述钳位控制电压与所述第二noms管的阈值电压的差值。
22.可选的，所述放大器模块连接通过之前至少一个读取周期的读取结果控制的反馈
控制模块，用于实现对当前周期的数据读取过程的控制。
23.可选的，由所述读取结果控制的反馈控制模块通过电容连接到所述放大器模块的输入节点，实现对放大器模块的输入节点电压的控制。
24.第三方面，本发明提供了另一种存储器的读取电路。该读取电路包括：预充电模块、位线、多个存储单元、放大器模块和反馈控制模块；所述反馈控制模块，适于基于之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度。
25.可选的，所述读取结果还包括读取地址。
26.可选的，所述反馈控制模块，还适于基于之前至少一个读取周期的读取结果，控制所述位线的充放电过程，以实现对当前读取周期的数据读取过程的控制。
27.可选的，所述反馈控制模块，还适于基于之前至少一个读取周期的读取结果，控制当前读取周期中对所述位线进行充放电的速度和/或时间。
28.可选的，所述反馈控制模块包括至少两个pmos管；每个pmos管的源极与所述预充电模块中的电源连接；每个pmos管的漏极与所述位线连接；所述预充电模块通过所述至少两个pmos管对所述位线进行充电；所述反馈控制模块还适于基于之前至少一个读取周期的读取结果，通过所述至少两个pmos管控制对所述位线进行充电的速度。
29.可选的，所述反馈控制模块包括至少两个nmos管；每个nmos管的漏极与所述位线连接；每个nmos管的源极共同连接于第一电位；所述反馈控制模块还适于基于之前至少一个读取周期的读取结果，通过所述至少两个nmos管控制对所述位线进行放电的速度。
30.可选的，所述反馈控制模块包括至少两个cmos反相器；每个cmos反相器中的pmos管的源极与所述预充电模块中的电源连接；每个cmos反相器中的pmos管和nmos管的漏极与所述位线连接；每个cmos反相器中的nmos管的源极共同连接于第二电位；所述反馈控制模块还适于基于之前至少一个读取周期的读取结果，通过所述至少两个cmos反相器控制对所述位线进行充放电的速度。
31.可选的，所述反馈控制模块包括：钳位电路；所述钳位电路适于对所述位线进行钳位，以限制所述位线的最低电压。
32.可选的，所述放大器模块与所述反馈控制模块连接；所述反馈控制模块还适于基于之前至少一个读取周期的读取结果，控制所述放大器模块的相关参数，以控制当前读取周期的数据读取过程。
33.可选的，所述反馈控制模块通过电容连接到所述放大器模块的输入节点；所述反馈控制模块还适于基于之前至少一个读取周期的读取结果，控制所述放大器模块的输入节点电压，以控制当前读取周期的数据读取过程。
34.如上所述，相比现有技术，本发明的存储器的数据读取的方法及读取电路，具有以下有益效果：（1）在对存储器中的存储单元进行读取数据时，可以通过之前至少一个读取周期的读取结果以及相关的数据控制当前读取周期的数据读取过程，避免在较高的数据读取频率下，位线上的电压差，无法达到放大器的工作范围，从而可以提高数据读取的准确度。
35.（2）本发明可以通过在预充电模块、放大器模块的基础上进行增加不同的元器件形成新的预充电模块或放大器模块。本发明也可以通过增加不同的元器件形成单独的反馈
控制模块，该反馈控制模块可以通过之前至少一个读取周期的读取结果以及相关数据控制位线的充放电过程。本发明不需对存储器中的存储单元本身进行改进，此方法简单易于实现且可操作性强。
36.（3）本发明提出了在预充电模块的基础上增加钳位电路，可以避免位线放电到过低的电位，防止读取数据过程中位线对存储单元信号造成干扰，从而可以降低低频下数据读取时的功耗和噪声，提高芯片的整体性能。
37.本发明的一部分附加特性可以在下面的描述中进行说明。通过对以下描述和相应附图的检查或者对实施例的生产或操作的了解，本发明的一部分附加特性对于本领域技术人员是显而易见的。本发明的特性可以通过对以下描述的具体实施例的各种方面的方法、手段和组合的实践或使用得以实现和达到。
附图说明
38.通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。
39.图1为现有技术的存储单元的读取电路的一种示例性的示意图；图2为图1中的预充模块的一种示例性的电路图；图3为图1中的存储单元的一种示例性的电路图；图4为图1中的放大器模块的一种示例性的电路图；图5为根据本发明的一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图6为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图7为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图8为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图9为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图10为根据发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图11为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图12为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图13为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图；图14为根据图1的读取电路读取存储单元的数据的时序图；图15为根据本发明的一种示例性的实施例的存储器的读取电路的示意图；图16为根据本发明的一种示例性的实施例的读取电路读取存储单元的数据的时序图；
在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
40.为解决上述现有技术中的问题，本发明提供一种存储器的数据读取的方法及读取电路，通过增加反馈控制模块，基于之前至少一个读取周期的读取结果控制当前读取周期的数据读取过程，进而提高在高速读取下数据读取的准确度，提升数据读取速度，提高数据读取能力，方法简单易于实现，可操作性强，此外还可以降低低频下数据读取时的功耗和噪声，提高芯片整体性能。
41.在以下实施例的具体描述中，将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解，在不偏离本发明的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本发明的范围由所附的权利要求所限定。
42.图1为存储器中的读出电路的示意图，该读出电路包括预充模块110，多个存储单元120-1、120-2、
…
、120-n和放大器模块130。
43.图2为图1中的预充电模块110的一种示例性的电路图。
44.图3为图1中的一个存储单元120-1的一种示例性的电路图。
45.图4为图1中的放大器模块130的一种示例性的电路图。
46.以静态随机存储器（sram）为例，这三部分的电路分别如图2-图4所示。例如，以存储单元120-1为例，在数据读取过程中，首先使能预充电模块110，将位线bl/blb的值充电到高电压；再将字线wl信号置高，把存储单元120-1中的数据读出，使得位线bl/blb的电压有一定的电压差；最后把该电压差传给放大器模块130，该电压差被放大后即可读出数据q/qb。
[0047] 数据读取过程如下：如图3所示，存储单元120-1在数据写入时，外围电路（未示出）把位线bl和blb信号分别置为相反的值，如1和0，然后把wl信号置为1，此时bl/blb的值就可以写入到bit和bitb点存储起来；在数据读出时，首先要把图2中的充电管p3、p4的栅极控制电压prchb（也称为预设的控制电压）信号置为0，在p2/p3/p4管把位线bl/blb信号都拉到高电压后把prchb信号置为1，然后再把字线wl信号置为1，假设此时bit/bitb点的电压分别为1和0，则blb上的电荷会从n3和n0的通道流出，而此时因为bitb点电压为0，n1处于截止状态，位线bl电压不变。因此在字线wl置为1的期间，bl与blb的电压会有一定的压差。其中，p0/p1/p2/p3/p4管为pmos管，n0/ n1/n2/n3管为nmos管。
[0048]
如图4所示，blswb是m1管的栅极控制电压信号，位线bl/blb的电压经由m1管传递给放大器模块130的输入信号dl/dlb；sachb是m3管的栅极控制电压信号，电源经由m3管给放大器模块130的输入信号dl/dlb充电；saen是放大器模块130的使能信号。当blswb为0且sachb为1时，bl/blb的电压通过m3/m4管传到dl/dlb上；位线在bl/blb电压传递给dl/dlb点之后，将saen置为1，使能放大器模块130，放大器模块会将dl/dlb的电压差放大，将两者的电压分别拉成逻辑1和0，可以进行后续处理，完成数据读出的过程；读出过程完成后，将sachb置为1，saen置为0，电源通过m3/m4将dl/dlb点的电位充到电源电压vdd。其中，m1/m2/
m3/m4管为pmos管。
[0049]
本发明提供了一种存储器的数据读取电路。该数据读取电路可通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度。之前至少一个读取周期可以称为至少一个历史读取周期。之前至少一个读取周期可以为当前读取周期的前一次读取周期，也可以为当前读取周期之前的多个读取周期。例如，读取当前的存储单元的过程为当前读取周期，而读取前一个存储单元的过程为前一次读取周期。
[0050]
在一些实施例中，所述数据读取电路可以包括预充电模块、位线、多个存储单元、放大器模块、反馈控制模块等。所述反馈控制模块可以基于之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度。该读取电路在图1的基础上增加了反馈控制模块。具体的，该存储器可以包括预充电模块、字线、位线、多个存储单元、放大器模块、反馈控制模块等部件。预充电模块与位线连接。预充电模块可以根据预充电信号对位线进行预充电。存储单元可以存储各类数据。放大器模块与位线连接，可以读取被选中的存储单元中存储的数据。其中，存储器可以泛指具有存储功能的设备。存储器可以包括静态随机存取存储器 (sram) 、动态随机存取存储器 (dram) 、非易失存储器、铁电存储器 (fram) 、相变存储器 (pram) 、磁存储器 (mram) 、阻变存储器 (rram)等。反馈控制模块可以基于之前至少一个读取周期的读取结果控制当前读取周期的数据读取过程。在一些实施例中，读取结果包括存储单元的读取地址。在一些实施例中，反馈控制模块可以基于之前至少一个读取周期的读取结果控制当前读取周期中所述预充电模块对所述位线进行充放电的速度和/或时间。对读取存储单元的读取周期可以包括：对所述位线的预充电过程、放电过程、读出存储单元存储的数据等过程，在此不做限定。
[0051]
在一些实施例中，所述数据读取电路可以包括预充电模块、位线、多个存储单元、放大器模块等。所述预充模块和/或所述放大器模块可以通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度。在一些实施例中，在预充电模块的基础上可以增加反馈控制模块可以形成新的预充电模块，例如，如图5至11所示。在一些实施例中，在放大器模块的基础上增加反馈控制模块可以形成新的放大器模块，例如，如图12和13所示。
[0052]
具体地，本发明示例性地提供了多种反馈控制模块的电路图，具体可以参照图5至16的描述。需要注意的是，图5至13中的反馈控制模块可以独立存在，也可以与预充电模块结合成为新的预充电模块，也可以与放大器模块结合成为新的放大器模块。
[0053]
图5为根据本发明的一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0054]
图5为在图1的读取电路的基础上，增加了反馈控制模块210，反馈控制模块210与预充电模块110连接。该反馈控制模块210也可以称为上拉支路。
[0055]
如图5所示，反馈控制模块210包括至少两个pmos管（p4、p5）（仅示出两个）。每个pmos管的源极与所述预充电模块110中的电源连接。每个pmos管的漏极与位线bl/blb连接。预充电模块110可以通过至少两个pmos管对位线bl/blb进行充电。反馈控制模块210可以基于之前至少一个读取周期的读取结果，通过至少两个pmos管控制对位线bl/blb进行充电的速度。其中，该至少两个pmos管受控于之前至少一个读取周期的读取结果。例如，如图1所示的读取电路，当前一次读取周期结束后（已完成对前一个存储单元数据的读取），即将读取
下一个存储单元时，预充电模块110需要对位线bl/blb的电位进行充电。在高速读取下，由于充电时间较短且充电速度较慢，在前一次读取周期中放电到较低电压的位线可能没有达到足够高的电压。在当前读取周期过程中，在经过一段时间放电后，位线bl或位线blb中的一条位线的电压发生下降后，可能出现位线bl和位线blb的电压差过小。由于位线bl和位线blb的电压差过小，经过放大器模块130读出的数据可能发生错误。在本实施例中，通过反馈控制模块210的两个pmos管，基于前一次读取周期读出的结果q/qb，可以通过pmos管是否导通调节对位线bl/blb的充电速度。例如，当q或qb为高电位时，即pmos管导通，可以增加对位线的充电速度。因此，通过增加pmos管可以增加在前一次读取周期中放电到较低电压的位线的充电速度，该反馈控制过程可以一直持续到放电过程，从而使得位线bl或位线blb中的一条位线在预充电结束后，可以达到更高的电压，在经过一段时间放电后，可以使位线bl和位线blb输入到放大器模块的电压差增大。因此，在进行当前读取存储单元里的数据时，由于反馈控制模块210对位线bl/ blb的电压差进行了调节，从而使得在当前读取周期可以正确读取出存储单元中存储的数据。在一些实施例中，反馈控制模块210也可以基于存储单元的读取地址以及读取结果来控制当前读取周期的读取过程。例如，可以基于之前至少一个读取周期过程中的一个或多个存储单元的读取地址和读取结果控制当前读取周期过程的读取过程。在一些实施例中，可以通过增加pmos管的数量来设计出不同的反馈控制模块210，在此不做限制。
[0056]
图6为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0057]
图6为在图1的读取电路的基础上，增加了反馈控制模块220，反馈控制模块220与位线bl/blb连接。该反馈控制模块220也可以称为下拉支路。
[0058]
如图6所示，反馈控制模块220包括至少两个nmos管（n4、n5）（仅示出两个）。每个nmos管的漏极与位线bl/blb连接。每个nmos管的源极共同连接于第一电位（如图6中的vss）。例如，每个nmos管的源极可以共同接地。反馈控制模块220可以基于之前至少一个读取周期的读取结果，控制两个nmos管对位线bl/blb进行放电的速度。其中，该至少两个nmos管受控于之前至少一个读取周期的读取结果。例如，如图1所示的读取电路，当前一次读取周期结束后（已完成对前一个存储单元数据的读取），即将读取下一个存储单元时，预充电模块110需要对位线bl/blb进行充电。当前读取周期过程中，在经过一段时间放电后，位线bl或位线blb中的一条位线的电压发生下降，由于放电速度较慢，其中，某一条位线没有达到足够低的电位，可能出现bl和位线blb的电压差过小。由于位线bl和位线blb的电压差过小，经过放大器模块130读出的数据可能发生错误。在本实施例中，通过反馈控制模块220的两个nmos管，基于前一次读取周期读出的结果q/qb，通过两个nmos管的导通与否调节对位线bl/blb的放电速度。例如，当当q或qb为高电位时，即nmos管导通，可以增加对位线的放电速度。因此，通过增加nmos管可以增加在之前读取周期中放电后电压较高的位线在当前读取周期中的放电速度，从而使得位线bl或位线blb中的一条位线在放电结束后，可以达到更低的电压，从而可以使位线bl和位线blb的电位差增大，即相当于使原本处于低电位的位线的电压继续拉低，使得位线bl和位线blb的电压差进一步增大，保证了放大器模块130可以正确读出数据。因此，进行当前读取存储单元里的数据时，由于反馈控制模块220对位线bl和位线blb的电位差进行了调节，从而使得在当前读取周期可以正确读取出存储单元中存
储的数据。在一些实施例中，反馈控制模块210可以基于存储单元的读取地址以及读取结果来控制当前读取周期的读取过程。例如，可以基于之前至少一个读取周期过程中的一个或多个存储单元的读取地址和读取结果在控制当前读取周期的读取过程。在一些实施例中，可以通过增加nmos管的数量来设计出不同的反馈控制模块220，在此不做限制。
[0059]
图7为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0060]
图7为在图1的读取电路的基础上，增加了反馈控制模块230。
[0061]
如图7所示，反馈控制模块230包括两个cmos反相器。每个cmos反相器中的pmos管的源极与预充电模块110中的电源连接。每个cmos反相器中的pmos管和nmos管的漏极与位线连接。每个cmos反相器中的nmos管的源极共同连接于第二电位（如图7中的vss）。例如，每个nmos管的源极可以共同接地。反馈控制模块230可以基于之前至少一个读取周期的读取结果，控制两个cmos反相器对所述位线进行充放电的速度。在本实施例中，通过反馈控制模块220的两个cmos反相器，基于前一次读取周期读出的结果q/qb，可以调节两个cmos反相器对位线bl/blb的充电和/或放电的速度，使得位线bl和位线blb在输入放大器模块130之前可以达到更大的电压差，从而使得在当前读取周期可以正确读取出存储单元中存储的数据。在一些实施例中，反馈控制模块210可以基于存储单元的读取地址以及读取结果来控制当前读取周期的读取过程。例如，可以基于之前至少一个读取周期过程中，一个或多个存储单元的读取地址和读取结果在控制当前读取周期过程的读取过程。在一些实施例中，可以通过增加cmos反相器的数量来设计出不同的反馈控制模块230，在此不做限制。
[0062]
图8为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0063]
图8为在图1的读取电路的基础上，增加了反馈控制模块240。
[0064]
如图8所示，反馈控制模块240包括钳位电路。该钳位电路可以对位线bl/blb进行钳位，以限制位线的最低电压。钳位电路包括：第一nmos管（n6）和第二nmos管（n7）。第一nmos管的源极与所述位线连接；第二nmos管的源极与所述位线连接；第一nmos管和第二nmos管的栅极共同连接；第一nmos管和第二nmos管的漏极共同连接于第三电位（如图8中的vlcamp，可以是电源电压）。当位线bl的电压低于钳位控制电压vcen与第一nmos管的阈值电压vth（即，vcen-vth）时，第一nmos管将导通将位线bl的电压上拉至vcen-vth。当位线blb的电压低于钳位控制电压vcen与第二nmos管的阈值电压vth（即，vcen-vth）时，第二nmos管将导通将位线bl的电压上拉至vcen-vth。因此，反馈控制模块240可以通过钳位电路导通第一nmos管（n6）、第二nmos管（n7）以将位线bl/blb的电压上拉。在一些实施例中，可以通过设计不同的钳位电路设计出不同的反馈控制模块230，在此不做限制。
[0065]
图9为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0066]
图9为在图5的反馈控制模块210的基础上增加了图8中的钳位电路形成反馈控制模块310。反馈控制模块310既可以通过pmos管的导通与否调节对位线bl/blb充电的速度，也可以通过钳位电路控制位线bl/blb的最低电压。通过在图5的基础上增加钳位电路，可以调节位线bl/blb充电的速度，也可以限制位线的最低电压。
[0067]
图10为根据发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块
的电路图。
[0068]
图10为在图6的反馈控制模块220的基础上增加了图8中的钳位电路形成反馈控制模块320。反馈控制模块320既可以通过nmos管的导通与否调节对位线bl/blb进行放电的速度，也可以通过钳位电路控制位线bl/blb的最低电压。通过在图6的基础上增加钳位电路，可以调节位线bl/blb放电的速度，也可以限制位线的最低电压。
[0069]
图11为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0070]
图11为在图7的反馈控制模块230的基础上增加了图8中的钳位电路形成反馈控制模块330。反馈控制模块310既可以通过cmos反相器调节对位线bl/blb进行充电和/或放电的速度，也可以通过钳位电路控制位线bl/blb的最低电压。通过在图7的基础上增加钳位电路，可以调节位线bl/blb充放电的速度，也可以限制位线的最低电压。
[0071]
图12为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0072]
如图12所示，放大器模块130与反馈控制模块340连接。反馈控制模340可以基于之前至少一个读取周期的读取结果，控制放大器模块130的相关参数，以控制当前读取周期的数据读取过程。例如，当输入到放大器模块130的位线bl/blb的电压差过低时，反馈控制模块340可以调节放大器模块130的部分参数拉大位线bl/blb的电压差，从而保证放大器模块130可以正确读取出存储单元中的数据。
[0073]
图13为根据本发明的另一种示例性的实施例的存储器的读取电路的反馈控制模块的电路图。
[0074]
如图13所示，反馈控制模块350通过电容（c1、c2）连接到放大器模块130的输入节点。反馈控制模块350可以基于之前至少一个读取周期的读取结果，控制放大器模块130的输入节点（dl、dlb）的电压，以控制当前读取周期的数据读取过程。当位线bl/blb的电压差过低时，反馈控制模块350可以调节放大器模块130的输入节点（dl、dlb）的电压，拉大输入节点（dl、dlb）的电压差，从而保证放大器模块130可以正确读取出存储单元中的数据。
[0075]
图14为根据图1的读取电路读取存储单元的数据的时序图。
[0076]
如图14所示，读取周期包括充电、放电阶段；其中，在放电阶段中，使放大器模块使能，可以读取出存储单元中存储的数据；当字线wl（0）使能阶段，且放大器使能阶段，可以读取由字线wl（0）控制的存储单元里的数据（t13~t14阶段）；当上一读取周期结束后，预充电模块需要对位线bl进行预充电（t14~t15阶段），使blb达到高电位，由于充电速度过慢，位线blb的电位并没有达到足够高的电位；在进行读取下一个存储单元的数据时，在放大器模块使能阶段（t16~t17阶段），位线bl和blb的电压差为δv1，由于该电压差过小，出现了误读的情况，如图中虚线框所示，q/qb本应该翻转，却没有翻转，出现了误读。
[0077]
图15为根据本发明的一种示例性的实施例的存储器的读取电路的示意图。
[0078]
图16为根据本发明的一种示例性的实施例的读取电路读取存储单元的数据的时序图。
[0079]
为了描述本发明存储器的读取电路及方法，图15为一种示例性的存储器的读取电路。该读取电路包括预充电模块410、多个存储单元420-1、420-2、
…
、420-n、放大器模块430、反馈控制模块440等部件。反馈控制440可以基于之前至少一个读取周期的读取结果，
控制当前待读取的存储单元的读取过程。例如，当读取出前一个存储单元420-1的结果q(1)/qb(1)；反馈控制模块440可以基于q(1)/qb(1)来控制位线bl/blb的充放电过程，使得当读取下一个存储单元420-2时，可以使位线bl/blb的电压差足够大，从而使放大器模块440可以正确读出存储单元420-2的结果q(2)/qb(2)。图16为基于图15的读取电路的一种示例性的时序图。如图16所示，当对前一个存储单元420-1读取结束后，预充电模块410需要对位线进行充电（t24~t25阶段），相较于图14中的t14~t15阶段，由于增加了反馈控制模块440，可以增加位线的充电速度，即在相同的时间内，可以使位线blb达到更高的电位；当读取下一个存储单元420-2时（t26~t27阶段），位线bl/blb的电压差为δv2（大于图14中的δv1），读取结果q/qb出现翻转，正确读取出存储单元420-2的数据。
[0080]
本发明提供了一种存储器的数据读取的方法。该方法通过在传统的读取电路中增加反馈控制模块，并通过之前至少一个读取周期的读取结果，控制当前读取周期的数据读取过程，以提高数据读取的准确度，从而避免出现误读的情况。通过反馈控制模块可以控制位线的充电、放电、输入放大器模块的节点电压、放大器模块的相关参数等。反馈控制模块的具体描述可以参照图5至16。
[0081]
需要说明的是，上述仅为发明的一种示例性的读取电路的示意图以及读取过程，还可以通过以上不同电路的连接、组合等方式实现不同的读取电路。可以理解，对于本领域的技术人员来说，在了解该系统的原理后，可能在不背离这一原理的情况下，对各个模块进行任意组合，或者构成子系统与其他模块连接。
[0082]
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。