半导体器件和电子系统的制作方法

半导体器件和电子系统
1.相关申请的交叉引用
2.本技术要求于2020年8月10日向韩国知识产权局递交的韩国专利申请no.10-2020-0100116的权益，该申请的主题内容通过引用并入本文。
技术领域
3.本公开的实施例涉及半导体器件和包括半导体器件的电子系统。


背景技术：

4.当代和新兴的电子设备继续需要能够存储大容量数据的半导体器件。因此，已经研究了旨在增加半导体器件的数据存储容量的各种技术和方法。在一种方法中，半导体器件以三维而非二维的方式排列组成存储单元。


技术实现要素：

5.本公开的实施例提供具有更大的数据存储容量、更高的集成密度和更好的可靠性的半导体器件。本公开的其他实施例提供包括这种半导体器件的电子系统。
6.根据本公开的实施例，一种半导体器件包括：下部结构，包括外围电路、覆盖所述外围电路的下部绝缘结构、以及所述下部绝缘结构上的图案结构，堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中，所述水平层包括设置在所述堆叠结构的栅极区中的栅极水平层、和设置在所述堆叠结构的第一绝缘区中的第一绝缘水平层，存储竖直结构，包括在竖直方向上穿透所述栅极水平层的部分，虚设竖直结构，包括在所述竖直方向上穿透所述栅极水平层且与所述存储竖直结构间隔开的部分，第一外围接触插塞，包括在所述竖直方向上穿透所述第一绝缘区的部分，以及栅极接触插塞，设置在所述栅极水平层的栅极焊盘上。述栅极接触插塞和所述第一外围接触插塞具有设置在同一水平的上表面，所述存储竖直结构包括与所述虚设竖直结构的材料不同的第一材料，所述存储竖直结构和所述虚设竖直结构接触所述图案结构，并且与所述存储竖直结构相比，所述虚设竖直结构中的至少一个虚设竖直结构从所述图案结构的上表面向下延伸到所述图案结构中更远。
7.根据本公开的实施例，一种半导体器件包括：下部结构，包括外围电路、和电连接到所述外围电路的焊盘图案，堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中所述堆叠结构从存储单元阵列区延伸至与所述存储单元阵列区相邻的阶梯区，所述堆叠结构包括栅极区和绝缘区，并且所述绝缘区的侧表面在所述阶梯区中至少部分被所述栅极区围绕，并且所述水平层包括设置在所述栅极区中的栅极水平层、和设置在所述绝缘区中的绝缘水平层，存储竖直结构，包括在所述存储单元阵列区中在竖直方向上穿透所述栅极水平层的部分，虚设竖直结构，包括在所述阶梯区中在所述竖直方向上穿透所述栅极水平层的部分，外围接触插塞，接触所述焊盘图案，在所述竖直方向上延伸，并穿透所述绝缘区，以及栅极接触插塞，设置在所述阶梯区中所述栅极水平层的栅极焊盘上。所
述栅极接触插塞和所述外围接触插塞具有设置在同一水平的上表面，所述堆叠结构包括在远离所述存储单元阵列区的第一方向上布置的第一阶梯区和第二阶梯区，并且阶梯连接区设置在所述阶梯区中所述第一阶梯区与所述第二阶梯区之间，所述第一阶梯区和所述第二阶梯区中的每一个包括在所述第一方向上向下延伸第一高度差的阶梯形状，所述阶梯连接区的上表面具有作为以下项中的至少一项的形状：在所述第一方向上平坦，和在所述第一方向上具有小于所述第一高度差的高度差，所述阶梯连接区的一部分是绝缘区，并且所述存储竖直结构包括与所述虚设竖直结构的材料不同的材料。
8.根据本公开的实施例，一种电子系统包括：主基板、所述主基板上的半导体器件、以及与所述主基板上的半导体器件电连接的控制器。所述半导体器件包括：下部结构，包括外围电路、覆盖所述外围电路的下部绝缘结构、以及所述下部绝缘结构上的图案结构，堆叠结构，包括交替堆叠在所述下部结构上的层间绝缘层和水平层，其中，所述水平层包括设置在所述堆叠结构的栅极区中的栅极水平层、和设置在所述堆叠结构的绝缘区中的绝缘水平层，存储竖直结构，包括在竖直方向上穿透所述栅极水平层的部分，虚设竖直结构，包括在所述竖直方向上穿透所述栅极水平层且与所述存储竖直结构间隔开的部分，外围接触插塞，包括在所述竖直方向上穿透所述绝缘区的部分，以及栅极接触插塞，设置在所述栅极水平层的栅极焊盘上。所述栅极接触插塞和所述外围接触插塞具有设置在同一水平的上表面，所述虚设竖直结构中的每一个虚设竖直结构的宽度大于同一水平的所述存储竖直结构中的每一个存储竖直结构的宽度，所述存储竖直结构包括与所述虚设竖直结构的材料不同的材料，所述存储竖直结构和所述虚设竖直结构从所述图案结构的上表面向下延伸到所述图案结构中以接触所述图案结构，并且与所述存储竖直结构相比，所述虚设竖直结构中的至少一个虚设竖直结构从所述图案结构的上表面向下延伸到所述图案结构中更远。
附图说明
9.结合附图考虑以下详细描述，可以更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
10.图1是示出根据本公开的实施例的半导体器件的平面图(或俯视图)；
11.图2a、图2b、图2c、图3a、图3b、图3c、图4a、图4b、图4c、图5、图6a、图6b、图7a、图7b、图8、图9a、图9b、图10a、图 10b、图10c、图11a、图11b、图11c、图12a、图12b、图13、图14a、图14b、图14c是不同地示出根据本公开的实施例的半导体器件的一个(或多个)部分的相应截面图；
12.图15a、图15b、图16a、图16b、图16c、图17a和图17b是以一个示例示出根据本公开的实施例的制造半导体器件的方法的相应和相关截面图；
13.图18是示出根据本公开的实施例的包括半导体器件的电子系统的概念图；
14.图19是示出根据本公开的实施例的包括半导体器件的电子系统的透视图；以及
15.图20是示出根据本公开的实施例的包括半导体器件的电子系统的截面图。
具体实施方式
16.在下文中，将参考附图描述本公开的实施例。贯穿整个书面的说明书和附图，相似的附图标记和标签用来表示相似或类似的元件和/ 或特征。贯穿整个书面的说明书，某些
几何术语可以用于关于本发明构思的某些实施例强调元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述关系上是任意的和/或涉及所示出的实施例的一个或多个方面。几何术语可以包括，例如：高度/宽度；竖直的/水平的；顶部/底部；较高/较低；较近/较远；较厚/较薄；接近/远离；之上/之下；下方/上方；上/下；中心/侧面；周围；重叠/下覆；等。
17.将结合图1、图2a、图2b和图2c描述根据本公开的实施例的半导体器件，其中图1是示出半导体器件1的平面图，图2a是沿图1 的线i-i’截取的截面图，图2b是沿图1的线ii-ii’截取的截面图，并且图2c是沿图1的线iii-iii’截取的截面图。
18.共同参考图1、图2a、图2b和图2c，半导体器件1可以包括下部结构3、堆叠结构st、封盖绝缘结构55、存储竖直结构58、虚设竖直结构72、分离结构82、外围接触插塞(plug)86p和栅极接触插塞 86g。
19.半导体器件1还可以包括图案结构20、以及位线93、栅极连接布线94和源极连接布线95。
20.半导体器件1还可以包括位线连接图案90、栅极连接图案91、外围接触连接图案91a、91b和91c、源极接触连接图案91s和外接触连接图案91d。
21.在一些实施例中，下部结构3可以包括半导体基板5、半导体基板5上的外围电路pc、以及覆盖半导体基板5上的外围电路pc的下部绝缘结构18。这里，外围电路pc可以包括设置在半导体基板5上的外围器件12、和与半导体基板5上的外围器件12电连接的外围布线结构14。
22.外围器件12可以包括包含外围源极/漏极10和外围栅极9g在内的晶体管。例如，外围栅极9g可以设置在由半导体基板5上的器件隔离层7s限定的有源区7a上，并且外围源极/漏极10可以设置在外围栅极9g的两侧上的有源区7a中。外围栅极9g可以包括依次堆叠的外围栅极电介质层9a和外围栅电极9b。外围布线结构14可以包括在竖直方向(例如，第三或z方向)以及水平方向(例如，第一或x方向、和第二或y方向)上延伸的导体层。
23.在一些实施例中，下部结构3还可以包括：外围焊盘(pad)图案15p，其在外围布线结构14上电连接到外围布线结构14。每个外围焊盘图案15p可以具有比栅电极9b的厚度大的厚度(例如，相对于半导体基板5的水平取向在竖直方向上测量的厚度)。外围焊盘图案15p 可以包括诸如钨的金属材料。外围焊盘图案15p可以包括第一外围焊盘图案15p_1、第二外围焊盘图案15p_2、第三外围焊盘图案15p_3 和外外围焊盘图案15p_4。
24.下部绝缘结构18可以包括：第一下部绝缘层18a，其覆盖半导体基板5上的外围布线结构14，并至少部分地围绕外围焊盘图案15p的侧表面；蚀刻停止层18b，在第一下部绝缘层18a和外围焊盘图案15p 上；以及第二下部绝缘层18c，在蚀刻停止层18b上。
25.蚀刻停止层18b可以由与与蚀刻停止层18b相邻的第一下部绝缘层18a和第二下部绝缘层18c的材料不同的材料形成。例如，蚀刻停止层18b可以由氮化硅或高k电介质材料形成，并且与蚀刻停止层18b 相邻的第一下部绝缘层18a和第二下部绝缘层18c可以由氧化硅或低 k电介质材料形成。
26.在一些实施例中，下部结构3还可以包括图案结构20。
27.例如，图案结构20可以包括下部图案层22、在下部图案层22上彼此间隔开的第一中间图案层25a和第二中间图案层25b、覆盖下部图案层16上的第一中间图案层25a和第二
中间图案层25b的上部图案层27。
28.在这点上，下部图案层22可以包括第一多晶硅，第一中间图案层25a可以包括第二多晶硅，并且上部图案层27可以包括第三多晶硅。例如，下部图案层22、第一中间图案层25a和上部图案层27可以包括具有n型导电性的多晶硅。
29.在示例中，上部图案层27可以在第一中间图案层25a和第二中间图案层25b之间接触下部图案层22，可以部分地穿透第二中间图案层25b，并且可以接触下部图案层22。上部图案层27和下部图案层 22彼此接触的部分可以被称为支撑部分27s。
30.第二中间图案层25b可以包括绝缘材料。
31.在一些实施例中，下部结构3还可以包括接地结构。这里，接地结构可以包括形成在半导体基板5的有源区7a中的接地杂质区11、在接地杂质区11上与接地杂质区11电连接的接地布线结构14g、在接地布线结构14g上与接地布线结构14g电连接的接地焊盘图案15g、以及从下部图案层22的下部分延伸且与接地焊盘图案15g电连接的接地图案22v。接地杂质区11可以具有n型导电性。接地焊盘图案15g 可以在与外围焊盘图案15p的水平相同的水平上由与外围焊盘图案 15p的材料相同的材料形成。
32.在一些实施例中，下部结构3还可以包括穿透图案结构20的第一间隙填充绝缘层29a、第二间隙填充绝缘层29b和第三间隙填充绝缘层29c。
33.例如，下部结构3还可以包括围绕图案结构20的外表面的外绝缘层29d。下部结构3还可以包括：绝缘层29e，其填充图案结构20 的上表面的凹入部分。例如，绝缘层可以填充支撑部分27s的上表面的凹入部分。
34.堆叠结构st可以从存储单元阵列区mca延伸到与下部结构3上的存储单元阵列区mca相邻的阶梯状(或阶梯)区sa。
35.即，堆叠结构st可以在阶梯区sa内形成为阶梯形状。例如，在阶梯区sa中，堆叠结构st可以包括：上阶梯区is1、第一阶梯连接区cs1、中间阶梯区is2、第二阶梯连接区cs2和下阶梯区is3，远离存储单元阵列区mca在第一方向(例如，x方向)上排列。
36.在堆叠结构st中，上阶梯区is1、中阶梯区is2和下阶梯区is3 中的每一个可以具有在第一方向上减小的阶梯形状，并且第一阶梯连接区cs1和第二阶梯连接区cs2中的每一个的上表面可以在第一方向上具有基本平坦的形状，或者形状可以是，其高度差可以小于上阶梯区is1、中阶梯区is2和下阶梯区is3的阶梯的高度差。
37.堆叠结构st可以包括栅极区st_g和绝缘区st_i。在堆叠结构 st中，绝缘区st_i可以包括在第二方向(例如，基本上与第一方向垂直的y方向)上的、与存储单元阵列区mca相邻的第一绝缘区st_ia、设置在第一阶梯连接区cs1中的第二绝缘区st_ib、和设置在第二阶梯连接区cs2中的第二绝缘区st_ic。在堆叠结构st中，栅极区st_g 可以是绝缘区st_i以外的区域。因此，绝缘区st_1可以至少部分地被栅极区st_g围绕。
38.在一些实施例中，堆叠结构st可以包括交替堆叠在下部结构3 上的层间绝缘层33和43以及水平层48。水平层48可以包括栅极水平层36g和46g以及绝缘水平层36i和46i。栅极水平层36g和46g 可以包括导电材料，并且绝缘水平层36i和46i可以由诸如氧化硅的绝缘材料形成。
39.栅极水平层36g和46g可以设置在栅极区st_g内，并且绝缘水平层36i和46i可以设置在绝缘区st_i内。
40.例如，堆叠结构st可以包括下部堆叠结构st1a、和在下部堆叠结构st1a上的上部堆叠结构st2a。
41.下部堆叠结构st1a可以包括交替堆叠的下部层间绝缘层33和下部水平层36。下部层间绝缘层33和下部水平层36中的最上层可以是最上下部层间绝缘层33u，并且下部层间绝缘层33和下部水平层36 中的最下层可以是最下下部层间绝缘层33l。下部层间绝缘层33中的最上下部层间绝缘层33u的厚度可以大于其他下部层间绝缘层中的每一个的厚度。下部水平层36可以包括下部栅极水平层36g和下部绝缘水平层36i。
42.下部绝缘水平层36i可以包括第一绝缘区st_ia中的第一下部绝缘水平层36i_1、第二绝缘区st_ib中的第二下部绝缘水平层36i_2、和第三绝缘区st_ic中的第三下部绝缘水平层36i_3。
43.上部堆叠结构st2a可以包括交替堆叠的上部层间绝缘层43和下部水平层36。上部层间绝缘层43和下部水平层36中的最上层可以是最上上部层间绝缘层43u，并且上部层间绝缘层43和下部水平层36 中的最下层可以是最下上部层间绝缘层43l。上部层间绝缘层43中的最上上部层间绝缘层43u的厚度可以大于其他上部层间绝缘层中的每一个的厚度。上部水平层46可以包括上部栅极水平层46g和上部绝缘水平层46i。
44.上部绝缘水平层46i可以包括第一绝缘区st_ia中的第一上部绝缘水平层46i_1、和第二绝缘区st_ib中的第二上部绝缘水平层46i_2。
45.层间绝缘层33和43可以包括下部层间绝缘层33和上部层间绝缘层43。水平层48可以包括下部水平层36和上部水平层46。
46.半导体器件1还可以包括覆盖堆叠结构st在下部结构3上的部分的封盖绝缘结构55。封盖绝缘结构55可以具有与堆叠结构st的上表面共面的上表面，并且可以覆盖堆叠结构st的阶梯状部分。封盖绝缘结构55可以包括覆盖阶梯状部分的下部封盖绝缘层39、和覆盖下部封盖绝缘层39上的上部堆叠结构st2a的阶梯状部分的上部封盖绝缘层53。
47.存储竖直结构58可以穿透存储单元阵列区mca中的堆叠结构st 的栅极区st_g。存储竖直结构58可以接触图案结构20。
48.半导体器件1还可以包括竖直堆叠的第一上部绝缘层69、第二上部绝缘层76、第三部上绝缘层84和第四上部绝缘层88。
49.虚设竖直结构72可以穿透堆叠结构st的栅极区st_g，可以在阶梯区sa中在竖直方向上延伸，并且可以穿透第一上部绝缘层69。虚设竖直结构72中的至少一个可以穿透设置在第一上部绝缘层69和堆叠结构st之间的封盖绝缘结构55。
50.例如，虚设竖直结构72可以包括氧化硅或低k电介质层。
51.分离结构82可以穿透堆叠结构st，并且可以在竖直方向上延伸。分离结构82可以从穿透堆叠结构st的部分在竖直方向上延伸，并且可以穿透第二上部绝缘层76。
52.分离结构82可以包括在第二方向上与堆叠结构st隔离和间隔的主分离结构82a、以及在主分离结构82a之间的各自具有比每个主分离结构82a的长度小的长度的辅分离结构82b。分离结构82可以包括氧化硅。
53.半导体器件1还可以包括围绕第二绝缘区st_ib和第三绝缘区 st_ic中的每一个的阻挡结构(dam structure)80。在示例中，阻挡结构80可以包括与分离结构82的材料不同的材料。例如，阻挡结构 80可以包括与分离结构82的材料不同的材料，例如，多晶硅和氮化
硅中的至少一种。
54.外围接触插塞86p可以具有设置在基本相同水平上的上表面。每个外围接触插塞86p可以包括穿透第一上部绝缘层69、第二上部绝缘层76和第三上部绝缘层84且向下延伸以穿透绝缘区st_i的部分。例如，外围接触插塞86p可以包括：包括在竖直方向上穿透第一绝缘区 st_ia的部分在内的第一外围接触插塞86p_1、包括在竖直方向上穿透第二绝缘区st_ib的部分在内的第二外围接触插塞86p_2、以及包括在竖直方向上穿透第三绝缘区st_ic的部分在内的第三外围接触插塞 86p_3。
55.第一外围接触插塞86p_1可以穿透设置在第一绝缘区st_1a的下部中的第一间隙填充绝缘层29a，并且可以向下延伸以接触第一焊盘图案15p_1。第二外围接触插塞86p_2可以穿透设置在第二绝缘区 st_ib的下部中的第二间隙填充绝缘层29b，并且可以向下延伸以接触第二焊盘图案15p_2。第三外围接触插塞86p_3可以穿透设置在第三绝缘区st_ic的下部中的第三间隙填充绝缘层29c，并且可以向下延伸以接触第三焊盘图案15p_3。
56.半导体器件1还可以包括：源极接触插塞86s，从图案结构20的外侧穿透第一上部绝缘层69、第二上部绝缘层76和第三上部绝缘层84以及封盖绝缘结构55，向下延伸，穿透外外围接触插塞86op以接触外焊盘图案15p_4、第一上部绝缘层69、第二上部绝缘层76和第三上部绝缘层84、以及封盖绝缘结构55，从而延伸到图案结构20中以接触图案结构20的下部图案层22。
57.外围接触插塞86p、源极接触插塞86s和外外围接触插塞86op可以具有设置在基本相同水平上的上表面。
58.栅极接触插塞86g可以接触并电连接到下部栅极水平层36g的下部栅极焊盘36p、和上部栅极水平层46g的上部栅极焊盘46p。栅极接触插塞86g、外围接触插塞86p、源极接触插塞86s和外外围接触插塞 86op可以包括相同的导电材料。栅极接触插塞86g、外围接触插塞86p、源极接触插塞86s和外外围接触插塞86op可以具有设置在基本相同水平上的上表面。
59.半导体器件1可以包括：接触间隔部层74s_1、74s_2、74s_3、 74s_s和74s_o，覆盖外围接触插塞86p、源极接触插塞86s和外外围接触插塞86op中的每一个的侧表面的一部分。例如，接触间隔部层 74s_1、74s_2、74s_3、74s_s和74s_o可以包括覆盖第一外围接触插塞86p_1的侧表面的一部分的第一外围接触间隔部层74s_1、覆盖第二外围接触插塞86p_2的侧表面的一部分的第二外围接触间隔部层 74s_2、覆盖第三外围接触插塞86p_3的侧表面的一部分的第三外围接触间隔部层74s_3、覆盖源极接触插塞86s的侧表面的一部分的源极接触间隔部层74s_s和覆盖外外围接触插塞86op的侧表面的一部分的外外围接触间隔部层74s_o。接触间隔部层74s_1、74s_2、74s_3、74s_s 和74s_o的上端可以设置在同一水平上。接触间隔部层74s_1、74s_2、 74s_3、74s_s和74s_o可以被称为绝缘接触间隔部层。
60.半导体器件1还可以包括位线93、栅极连接布线94和源极连接布线95。在示例中，位线93、栅极连接布线94和源极连接布线95 可以设置在第四上部绝缘层88上。
61.半导体器件1可以包括位线连接图案90、栅极连接图案91g、第一外围接触连接图案91a、第二外围接触连接图案91b、第三外围接触连接图案91c、源极接触连接图案91s和外接触连接图案91d。
62.位线93与存储竖直结构58之间的位线连接图案90可以将位线 93电连接到存储竖
直结构58。栅极连接布线94与栅极接触插塞86g 之间的栅极连接图案91g可以将栅极连接布线94电连接到栅极接触插塞86g。
63.第一外围接触插塞86p_1与位线93之间的第一外围接触连接图案91a可以将第一外围接触插塞86p_1电连接到位线93。第二外围接触插塞86p_2和第三外围接触插塞86p_3与栅极连接布线94之间的第二外围接触连接图案91b和第三外围接触连接图案91c可以将第二外围接触插塞86p_2和第三外围接触插塞86p_3电连接到栅极连接布线 94。
64.源极接触连接图案91s可以将源极接触插塞86s电连接到源极连接布线95，并且外接触连接图案91d可以将外外围接触插塞86op电连接到源极连接布线95。
65.在随后的书面描述中，将继续参考图1、图2a、图2b和图2c中所示的实施例来描述前述的各种示例和修改(例如，修改示例)。
66.此外，将参考图3a描述栅极水平层36g和46g以及存储竖直结构58的示例，其中图3a是示出图2c中标识的“a1”部分的放大截面图。
67.参照图3a，栅极水平层36g和46g中的每一个可以包括第一栅极层47a和第二栅极层47b。第一栅极层47a可以覆盖第二栅极层47b 的上表面和下表面，并且可以介于第二栅极层47b和存储竖直结构58 之间。
68.例如，第一栅极层47a可以包括电介质材料，而第二栅极层47b 可以包括导电材料。例如，第一栅极层47a可以包括诸如alo的高k 电介质，并且第二栅极层47b可以包括诸如tin、wn、ti或w的导电材料。
69.在其他示例中，第一栅极层47a可以包括第一导电材料(例如， tin或w)，并且第二栅极层47b可以包括与第一导电材料不同的第二导电材料(例如，ti或w)。
70.在其他示例中，第一栅极层47a和第二栅极层47b中的每一个可以由掺杂多晶硅、金属-半导体化合物(例如，tisi、tasi、cosi、nisi 或wsi)、金属氮化物(例如，tin、tan或wn)或金属(例如ti或w) 形成。
71.在一些实施例中，栅极水平层36g和46g中的最下第一下部栅极水平层33g_la可以是下部擦除控制栅电极，并且第二下部栅极水平层 33g_lb上的第一下部栅极水平层33g_la可以是接地选择栅电极。栅极水平层36g和46g中的第一上部栅极水平层46g_ua可以是串选择栅电极，并且第一上部栅极水平层46g_ua上的第二上部栅极水平层 46g_ub可以是上部擦除控制栅电极。第一下部栅极水平层33g_la和第二上部栅极水平层46g_ub中的每一个可以包括一个或多个竖直堆叠层(z)。
72.在示例中，设置在第二下部栅极水平层36g_lb和第一上部栅极水平层46g_ua之间的栅极水平层36g和46g的中间栅极水平层36m 和46m的至少一部分可以是字线。
73.存储竖直结构58可以包括绝缘芯图案64、覆盖绝缘芯图案64的侧表面和底表面的沟道层62、设置在沟道层62的外表面和底表面上的数据存储结构60、以及与绝缘芯图案64上的沟道层62接触的焊盘图案66。
74.绝缘芯图案64可以包括氧化硅。沟道层62可以包括多晶硅。焊盘图案66可以包括掺杂多晶硅、金属氮化物(例如，tin等)、金属 (例如，w等)和金属-半导体化合物(例如，tisi等)。
75.数据存储结构60可以包括第一电介质层60a、第二电介质层60c、以及设置在第一电介质层60a和第二电介质层60c之间的数据存储层 60b。第二电介质层60c可以接触沟道
层62，并且数据存储层60b可以与沟道层62间隔开。第一电介质层60a可以包括氧化硅、或掺杂有杂质的氧化硅。第二电介质层60c可以包括氧化硅和高k材料中的至少一种。数据存储层60b可以包括可以在诸如闪存器件的半导体器件中存储数据的区域。例如，数据存储层60b可以包括用于俘获电荷的材料，例如氮化硅。
76.第一中间图案层25a可以穿透数据存储结构60以接触沟道层62。因此，数据存储结构60可以被第一中间图案层25a分成下部60l和上部60u。
77.存储竖直结构58的侧表面可以在上部堆叠结构st2a和下部堆叠结构st1a彼此相邻的区域中具有弯折部分58v。例如，存储竖直结构 58可以包括设置在下部堆叠结构st1a中的下部竖直部分58l和设置在上部堆叠结构st2a中的上部竖直部分58u。上部竖直部分58u的下部区域的宽度可以小于下部竖直部分58l的上部区域的宽度。由于这种宽度差，存储竖直结构58的侧表面可以在上部竖直部分58u和下部竖直部分58l彼此相邻的区域中具有弯曲部分，即弯折部分58v。
78.在示例中，存储竖直结构58可以从图案结构20的上表面20s延伸到图案结构20中第一深度d1a。因此，存储竖直结构58可以依次穿透上部图案层27和第一中间图案层25a并且可以延伸到下部图案层 22中。
79.将参考图3b和图3c描述虚设竖直结构72的示例，其中图3b是示出图2c中标识的“a2a”部分的放大截面图，而图3c是示出图2c 中标识的“a2b”部分的放大的截面图。
80.参考图3b和图3c，虚设竖直结构72的上表面可以设置在比存储竖直结构58的上表面的水平高的水平上。(参见，例如，图3a)。虚设竖直结构72可以由氧化硅形成。例如，存储竖直结构58可以包括与虚设竖直结构72的材料、沟道层62的材料和焊盘图案66的材料不同的材料。
81.每个虚设竖直结构72的宽度可以大于水平之一上的存储竖直结构58的宽度。
82.虚设竖直结构72可以穿透图案结构20的上部图案层27和第二中间图案层25b并且可以延伸到下部图案层22中。在示例中，第二中间图案层25b可以包括依次堆叠的第一层26a、第二层26b和第三层 26c。第二中间图案层25b的第一层26a和第三层26c可以是氧化硅层，并且第二层26b可以是氮化硅或多晶硅层。
83.虚设竖直结构72延伸到下部图案层22中的深度可以大于存储竖直结构58从图案结构20的上表面20s延伸到图案结构20中的第一深度d1a。(参见，例如，图3a)。例如，虚设竖直结构72可以包括与存储单元阵列区mca相邻的第一虚设竖直结构72a(参考图3b)、和与存储单元阵列区mca间隔开的第二虚设竖直结构72b(参考图3c)。
84.第一虚设竖直结构72a可以从图案结构20的上表面20s延伸到图案结构20中第二深度d1b，该第二深度d1b大于第一深度d1a。(参见，例如，图3a)。第二虚设竖直结构72b可以从图案结构20的上表面20s延伸到图案结构20中第三深度d1c，该第三深度d1c大于第一深度d1a。这里，第三深度d1c可以大于第二深度d1b。
85.将参考图4a、图4b和图4c描述第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3以及第一外围接触间隔部层74s_1、第二外围接触间隔部层74s_2和第三外围接触间隔部层74s_3的实施例。这里，图4a是图2a中标识的“b1a”部分的放大截面图，图4b是图2b中标识的“b1b”部分的放大截面图，并且图 4c是图2c中标识的部分“b1c”的放大截面图。
86.参照图4a、图b和图4c，第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3中的每一个可以包括插塞导电图案86c、覆盖插塞导电图案86c的侧表面和底表面的第一导电衬垫层(liner layer)86b、以及覆盖第一导电衬垫层86b的外表面和底表面的第二导电衬垫层86a。例如，第二导电衬垫层86a可以包括诸如ti的金属，并且第一导电衬垫层86b可以包括诸如tin的金属氮化物，并且插塞导电图案86c可以包括诸如w的金属。
87.第一外围接触间隔部层74s_1、第二外围接触间隔部层74s_2和第三外围接触间隔部层74s_3中的每一个在水平方向上的宽度可以小于第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3中的每一个的宽度。
88.参照图4a，第一外围接触间隔部层74s_1可以从第一外围焊盘图案15p_1的上表面15s延伸到第一外围焊盘图案15p_1中第一深度d2a。
89.参照图4b，第二外围接触间隔部层74s_2可以从第二外围焊盘图案(15p_2)的上表面15s延伸到第二外围焊盘图案15p_2中第二深度 d2b，该第二深度d2b大于第一深度d2a。参照图4c，第三外围接触间隔部层74s_3可以从第三外围焊盘图案15p_3的上表面15s延伸到第三外围焊盘图案15p_3中第三深度d2c，该第三深度d2c大于第二深度d2b。
90.在一些实施例中，第一深度d2a、第二深度d2b和第三深度d2c 中的每一个都可以大于蚀刻停止层18b的厚度t1。
91.第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3可以分别比第一外围接触间隔部层74s_1、第二外围接触间隔部层74s_2和第三外围接触间隔部层74s_3进一步延伸到第一外围焊盘图案15p_1、第二外围焊盘图案15p_2和第三外围焊盘图案15p_3中。例如，第一外围接触插塞86p_1可以比第一外围接触间隔部层74s_1的下表面进一步延伸到第一外围焊盘图案15p_1中第一深度d3a。第二外围接触插塞86p_2可以比第二外围接触间隔部层 74s_2的下表面进一步延伸到第二外围焊盘图案15p_2中第二深度d3b，并且第三外围接触插塞86p_3可以比第三外围接触间隔部层74s_3的下表面进一步延伸到第三外围焊盘图案中15p_3中第三深度d3c。
92.在一些实施例中，第一外围接触插塞86p_1、第二外围接触插塞 86p_2和第三外围接触插塞86p_3的第一深度d3a、第二深度d3b和第三深度d3c可以小于第一外围接触间隔物层74s_1、第二外围接触间隔物层74s_2和第三外围接触间隔物层74s_3的第一深度d2a、第二深度d2b和第三深度d2c。
93.例如，第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3的第一深度d3a、第二深度d3b和第三深度d3c 可以小于水平层48的相应厚度。
94.在下文中，将参考图5描述源极接触插塞86s和源极接触间隔部层74s_s的实施例，其中图5是示出图2b中标识的“c”部分的放大截面图。
95.参考图5，源极接触插塞86s可以包括插塞导电图案86c、以及第一导电衬垫层86b和第二导电衬垫层86a，它们在构成上分别与第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3相同。
96.例如，第二导电衬垫层86a接触下部图案层22的部分可以由金属-半导体化合物层86d形成。金属-半导体化合物层86d可以包括诸如tisi的金属硅化物。
97.源极接触间隔部层74s_s可以从图案结构20的上表面20s延伸到图案结构20中第
一深度d4a。源极接触间隔部层74s_s可以穿透上部图案层27和第二中间图案层25b，并且可以延伸到下部图案层22 中。
98.源极接触插塞86s可以比源极接触间隔部层74s_s进一步延伸到下部图案层22中第一深度d4b。参考图4a、图4b和图4c，源极接触插塞86s的第一深度d4b可以大于第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3的第一深度d3a、第二深度d3b和第三深度d3c。源极接触插塞86s的第一深度d4b可以大于蚀刻停止层18b的厚度t1。(参见例如图4a)。
99.将参考图6a及图6b描述先前参考图4a、图4b和图4c描述的第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3以及第一外围接触间隔部层74s_1、第二外围接触间隔部层 74s_2和第三外围接触间隔部层74s_3的修改示例，其中图6a是示出图4a中标识的“b1a”部分、图4b中标识的“r1b”部分及图4b中标识的“b1c”部分的放大截面图。这里，图6b是示出图6a中标识的“b1a”部分的“d1a”、“d2a”和“d3a”的放大截面图。
100.参考图6a和图6b，第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞86p_3a中的每一个可以具有彼此相对的第一插塞侧表面86p_s1和第二插塞侧表面86p_s2，并且在第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞 86p_3a中的每一个中，第二插塞侧表面86p_s2可以比第一插塞侧表面86p_s1靠近绝缘水平层36i和46i。第一外围接触间隔部层74s_1a、第二外围接触间隔部层74s_2a和第三外围接触间隔部层74s_3a中的每一个可以包括：覆盖第一外围接触插塞86p_1a、第二外围接触插塞 86p_2a和第三外围接触插塞86p_3a中的每一个的第一插塞侧表面 86p_s1的第一间隔部部分76s_p1、以及覆盖第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞86p_3a中的每一个的第二插塞侧表面86p_s2的第二间隔部部分76s_p2。第一绝缘水平层 36i和46i中的任一个可以包括面对第一插塞侧表面86p_s1的第一水平部分46i_1a和面对第二插塞侧表面86p_s2的第二水平部分46i_1b。第一间隔部部分76s_p1可以设置在第一插塞侧表面86p_s1和第一水平部分46i_1a之间。第二间隔部部分76s_p2可以设置在第二插塞侧表面86p_s2和第二水平部分46i_1b之间。第一间隔部部分76s_p1 在水平方向上的宽度可以大于第二间隔部部分76s_p2在水平方向上的宽度。
101.将参考图7a及图7b描述第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞86p_3以及第一外围接触间隔部层 74s_1、第二外围接触间隔部层74s_2和第三外围接触间隔部层74s_3 的修改示例，其中图7a是示出图4a中标识的“b1a”部分、图4b中标识的“b1b”部分及图4b中标识的“b1c”部分的放大截面图。这里，图7b是示出图7a中标识的“b1a”部分的“d1b”、“d2b”和“d3b”的放大截面图。
102.参照图7a和图7b，可以不提供之前参照图4a、图4b和图4c描述的第一外围接触间隔部层74s_1、第二外围接触间隔部层74s_2和第三外围接触间隔部层74s_3。
103.第一外围接触插塞86p_1b可以包括下部插塞部分86p_1bl、和下部插塞部分86p_1bl上的上部插塞部分86p_1bu，上部插塞部分 86p_1bu的宽度大于下部插塞部分86p_1bl的宽度。上部插塞部分 86p_1bu可以接触设置在与第一外围接触插塞86p_1b相邻的绝缘水平层36i和46i的上部上的第一上部绝缘水平层46i_1，并且可以设置在比设置在上部上的第一上部绝缘水平层46i_1的水平高的水平上。在第一上部绝缘水平层46i_1中，第一上部绝缘水平层46i_1接触上部插塞部分86p_1bu的部分的最小厚度可以小于其他部分的厚度。
104.在第一外围接触插塞86p_1b中，上部插塞部分86p_1bu可以包括与下部插塞部分86p_1bl重叠的第一部分86pc、和与绝缘水平层36i 和46i重叠的第二部分86pa。
105.第二外围接触插塞86p_2b可以包括下部插塞部分86p_2bl、和下部插塞部分86p_2bl上的宽度大于下部插塞部分86p_2bl的宽度的上部插塞部分86p_2bu。上部插塞部分86p_2bu可以接触设置在与第二外围接触插塞86p_2b相邻的绝缘水平层36i和46i的上部上的第二上部绝缘水平层46i_2，并且可以设置在比设置在上部上的第二上部绝缘水平层46i_2的水平高的水平上。
106.第三外围接触插塞86p_3b可以包括下部插塞部分86p_3bl、和下部插塞部分86p_3bl上的宽度大于下部插塞部分86p_3bl的宽度的上部插塞部分86p_3bu。上部插塞部分86p_3bu可以接触设置在与第三外围接触插塞86p_3b相邻的绝缘水平层36i和46i的上部上的第三下部绝缘水平层36i_3，并且可以设置在比设置在上部上的第三下部绝缘水平层36i_3的水平高的水平上。
107.在第一外围接触插塞86p_1b中，上部插塞部分86p_1bu的竖直高度可以小于下部插塞部分86p_1bl的高度。在第三外围接触插塞 86p_3b中，上部插塞部分86p_3bu的竖直高度可以大于下部插塞部分 86p_3bl的高度。第一外围接触插塞86p_1b的上部插塞部分86p_1bu 的竖直高度可以小于第三外围接触插塞86p_3b的上部插塞部分 86p_3bu的高度。
108.参照图7a和图7b，上部插塞部分86p_1bu、86p_2bu和86p_3bu 中的每一个的中心轴可以与下部插塞部分86p_1bl、86p_2bl和 86p_3bl中的每一个的中心轴竖直对齐。
109.将参考图8描述图7a和图7b的上部插塞部分86p_1bu、86p_2bu 和86p_3bu的修改示例，其中图8是对应于图7b的放大截面的放大截面图。这里，术语“中心轴”表示与元件或区域的两个侧表面之间的中心交叉的任意轴。
110.参照图7a和图8，图7a所示的上部插塞部分86p_1bu、86p_2bu 和86p_3bu中的每一个都可以修改为具有与下部插塞部分86p_1bl、 86p_2bl和86p_3bl的中心轴未对齐的中心轴。例如，在第一外围接触插塞86p_1b’中，上部插塞部分86p_1bu’的第一中心轴cz_1a可与下部插塞部分86p_1bl的第二中心轴cz_1b未对齐。
111.将参考图9a及图9b描述参考图4a、图4b和图4c描述的第一外围接触插塞86p_1、第二外围接触插塞86p_2和第三外围接触插塞 86p_3以及第一外围接触间隔部层74s_1、第二外围接触间隔部层 74s_2和第三外围接触间隔部层74s_3的修改示例，其中图9a是示出图4a中标识的“b1a”部分、图4b中标识的“b1b”部分及图4c中标识的“b1c”部分的放大截面图。这里，图9b是示出图9a的“b1a”部分的“d1c”、“d2c”和“d3c”部分的放大图。
112.参照图9a和图9b，第一外围接触插塞86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_3c可以包括具有第一宽度的下部插塞部分86p_1cl、86p_2cl和86p_3cl、以及具有大于第一宽度的第二宽度且设置在下部插塞部分86p_1cl、86p_2cl和86p_3cl上的上部插塞部分86p_1cu、86p_2cu和86p_3cu。上部插塞部分86p_1cu、 86p_2cu和86p_3cu可以设置在与上部插塞部分86p_1bu、86p_2bu和 86p_3bu的水平相同的水平上，例如，如图7a中所述。
113.上部插塞部分86p_1cu、86p_2cu和86p_3cu中的每一个的第一中心轴cz_2a可以不与下部插塞部分86p_1cl、86p_2cl和86p_3cl 中的每一个的第二中心轴cz_2b对齐。
114.在第一外围接触插塞86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_
3c中，下部插塞部分86p_1cl、86p_2cl和86p_3cl 中的每一个可以具有彼此相对的第一下部侧表面86p_s1bl和第二下部侧表面86p_s2bl，并且上部插塞部分86p_1cu、86p_2cu和86p_3cu 中的每一个可以具有彼此相对的第一上部侧表面86p_s1bu和第二上部侧表面86p_s2bu。第一下部侧表面86p_s1bl和第一上部侧表面 86p_s1bu可以彼此对齐，并且第二上部侧表面86p_s2bu可以不与第二下部侧表面86p_s2bl对齐。因此，第一外围接触插塞86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_3c可以具有不对称的侧表面。
115.第一外围接触间隔部层74s_1b、第二外围接触间隔部层74s_2b 和第三外围接触间隔部层74s_3b可以覆盖第一外围接触插塞86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_3c的第一下部侧表面86p_s1bl和第一上部侧表面86p_s1bu。在第一外围接触插塞 86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_3c中，第二下部侧表面86p_s2bl可以接触绝缘水平层36i和46i。上部插塞部分86p_1cu、86p_2cu和86p_3cu可以包括与绝缘水平层36i和46i 重叠的部分。
116.现在将参考图10a、图10b和图10c描述半导体器件1的修改示例，其中图10a是沿线i-i’截取的截面图，图10b是沿线ii-ii’截取的截面图，并且图10c是示出图10a中标识的“e”部分的放大截面图。
117.参照图10a、图10b和图10c，半导体器件1的下部结构3还可以包括：缓冲焊盘图案19p_1、19p_2、19p_3和19p_4，其在外围焊盘图案15p上接触外围焊盘图案15p。图2b的接地图案22v可以替换为由与缓冲焊盘图案19p_1、19p_2、19p_3和19p_4的材料相同的材料形成的源极缓冲焊盘图案19s。源极缓冲焊盘图案19s可以电连接到设置在源极缓冲焊盘图案19s的下部中的源极焊盘图案15sp。电连接到源极焊盘图案15sp的源极布线结构14s可以设置在源极焊盘图案 15sp的下部。可以设置电连接到源极布线结构14s的外围电路pc的源极控制元件11s。
118.在一些实施例中，缓冲焊盘图案19p_1、19p_2、19p_3和19p_4 以及源极缓冲焊盘图案19s的上表面可以设置在与下部绝缘结构18 的上表面的水平基本相同的水平。
119.例如，当设置源极缓冲焊盘图案19s时，可以不提供图2b的源极接触插塞86s，并且可以用外元件连接布线96代替图2b的源极连接布线95。
120.因此，图2a和图2b的外围接触插塞86p和图2b的外外围接触插塞86op可以分别修改为接触缓冲焊盘图案19p_1、19p_2、19p_3 和19p_4的外围接触插塞186p和外外围接触插塞186op。这里，参考图2a和图2b描述的接触间隔部层74s_1、74s_2、74s_3和74s_o可以修改为接触与缓冲焊盘图案19p_1、19p_2、19p_3和19p_4接触的接触间隔部层174s_1、174s_2、174s_3和174s_o。例如，外围接触插塞186p可以包括穿透第一绝缘区st_ia以接触第一缓冲焊盘图案19p_1的第一外围接触插塞186p_1、穿透第二绝缘区st_ib以接触第二缓冲焊盘图案19p_2的第二外围接触插塞186p_2、以及穿透第三绝缘区st_ic以接触第三缓冲焊盘图案19p_3的第三外围接触插塞 186p_3。
121.第一外围接触插塞186p_1和第一接触间隔部层174s_1与第一缓冲焊盘图案19p_1接触的部分的形状可以与第一外围接触插塞86p_1 和第一接触间隔部层74s_1与参考图4a描述的第一外围焊盘图案 15p_1接触的部分的形状基本相同。第二外围接触插塞186p_2和第二接触间隔部层174s_2与第二缓冲焊盘图案19p_2接触的部分的形状可以与第二外围接触插塞86p_2和第二接触间隔部层74s_2与参考图4b 描述的第二外围焊盘图案15p_2接触
的部分的形状基本相同。第三外围接触插塞186p_3和第三接触间隔部层174s_3与第三缓冲焊盘图案 19p_3接触的部分的形状可以与第三外围接触插塞86p_3和第三接触间隔部层74s_3与参考图4c描述的第三外围焊盘图案15p_3接触的部分的形状基本相同。
122.在一些实施例中，第一外围接触插塞186p_1、第二外围接触插塞 186p_2和第三外围接触插塞186p_3、和接触第一外围接触插塞186p_1、第二外围接触插塞186p_2和第三外围接触插塞186p_3的第一接触间隔部层174s_1、第二接触间隔部层174s_2和第三接触间隔部层174s_3 可以进行各种修改。例如，第一外围接触插塞186p_1、第二外围接触插塞186p_2和第三外围接触插塞186p_3以及第一接触间隔部层 174s_1、第二接触间隔部层174s_2和第三接触间隔部层174s_3可以如图11a、图11b和图11c所示被修改。
123.在图11a的一个修改示例中，图10a和图10b中的第一外围接触插塞186p_1、第二外围接触插塞186p_2和第三外围接触插塞186p_3 以及第一接触间隔部层174s_1、第二接触间隔部层174s_2和第三接触间隔部层174s_3可以类似地修改为图6a和图6b的第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞86p_3a以及第一接触间隔部层74s_1a、第二接触间隔部层74s_2a和第三接触间隔部层74s_3a。这里，图11a是示出与第一缓冲焊盘图案19p_1接触的第一外围接触插塞186p_1a和第一接触间隔部层174s_1a的部分的放大图。
124.在图11b的另一修改示例中，可以不提供图10a和图10b中的第一接触间隔部层174s_1、第二接触间隔部层174s_2和第三接触间隔部层174s_3，并且图10a和图10b中的第一外围接触插塞186p_1、第二外围接触插塞186p_2和第三外围接触插塞186p_3可以以与第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞 86p_3a相同的方式修改。这里，图11b是示出第一外围接触插塞 186p_1b与第一缓冲焊盘图案19p_1接触的部分的放大图。
125.在图11c的另一修改示例中，图10a和图10b中所示的第一外围接触插塞186p_1、第二外围接触插塞186p_2和第三外围接触插塞 186p_3以及第一接触间隔部层174s_1、第二接触间隔部层174s_2和第三接触间隔部层174s_3可以以与图9a和图9b的第一外围接触插塞 86p_1c、第二外围接触插塞86p_2c和第三外围接触插塞86p_3c以及第一接触间隔部层74s_1b、第二接触间隔部层74s_2b和第三接触间隔部层74s_3b相同的方式被修改。这里，图11c是示出第一接触间隔部层174s_1b与第一缓冲焊盘图案19p_1接触的部分的放大图。
126.以下，将参考图12a、图12b描述图10a、10b和10c的缓冲焊盘 图案19p_1、19p_2、19p_3和19p_4以及源极缓冲焊盘图案19s的修 改示例，其中图12a是沿线i-i’截取的截面图，图12b是沿线ii-ii
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截取的截面图，并且图13是示出图12a中标识的“f”部分的放大截 面图。
127.参照图12a、图12b和图13，可以将图10a、10b和10c中描述 的缓冲焊盘图案19p_1、19p_2、19p_3和19p_4以及源极缓冲焊盘图 案19s分别修改为图12a、图12b中图示的缓冲焊盘图案131p_1、 131p_2、131p_3和131p_4以及源极缓冲焊盘图案131s。例如，缓冲 焊盘图案131p_1、131p_2、131p_3和131p_4可以接触外围焊盘图案 15p，可以向上延伸，并可以穿透第一间隙填充绝缘层29a、第二间隙 填充绝缘层29b和第三间隙填充绝缘层29c，并且源极缓冲焊盘图案 131s可以接触源极焊盘图案15sp，可以向上延伸，并可以穿透图案结 构20。缓冲焊盘图案131p_1、131p_2、131p_3和131p_4以及源极缓 冲焊盘图案131s的上表面
可以设置在与图案结构20的上表面的水平 相同的水平上。
128.图10a和图10b中描述的外围接触插塞186p和外外围接触插塞 186op可以修改为参照图10a和图10b描述的与缓冲焊盘图案131p_1、 131p_2、131p_3和131p_4接触的外围接触插塞286p和外外围接触插塞286op。参考图10a和图10b描述的接触间隔部层174s_1、174s_2、 174s_3和174s_o可以被修改为分别与缓冲焊盘图案131p_1、131p_2、 131p_3和131p_4接触的接触间隔部层274s_1、274s_2、274s_3和 274s_o。例如，外围接触插塞286p可以包括穿透第一绝缘区st_ia 并接触第一缓冲焊盘图案131p_1的第一外围接触插塞286p_1、穿透第二绝缘区st_ib并接触第二缓冲焊盘图案131p_2的第二外围接触插塞286p_2、和穿透第三绝缘区st_ic并接触第三缓冲焊盘图案131p_3 的第三外围接触插塞286p_3。
129.第一外围接触插塞286p_1和第一接触间隔部层274s_1与第一缓冲焊盘图案131p_1接触的部分的形状可以与第一外围接触插塞86p_1 和第一接触间隔部层74s_1与第一外围焊盘图案15p_1接触的部分的形状基本相同。第二外围接触插塞286p_2和第二接触间隔部层274s_2 与第二缓冲焊盘图案131p_2接触的部分的形状可以与第二外围接触插塞86p_2和第二接触间隔部层74s_2与第二外围焊盘图案15p_2接触的部分的形状基本相同，如参考图4b所述。第三外围接触插塞 286p_3和第二接触间隔部层274s_3与第三缓冲焊盘图案131p_3接触的部分的形状可以与第三外围接触插塞86p_3和第三接触间隔部层 74s_3与第三外围焊盘图案15p_3接触的部分的形状基本相同，如参考图4c所述。
130.在一些实施例中，第一外围接触插塞286p_1、第二外围接触插塞286p_2和第三外围接触插塞286p_3、以及与第一外围接触插塞286p_1、第二外围接触插塞286p_2和第三外围接触插塞286p_3接触的第一接触间隔部层274s_1、第二接触间隔部层274s_2和第三接触间隔部层 274s_3可以进行各种修改。将关于图14a、图14b和图14c描述第一外围接触插塞286p_1、第二外围接触插塞286p_2和第三外围接触插塞286p_3以及第一接触间隔部层274s_1、第二接触间隔部层274s_2 和第三接触间隔部层274s_3的修改示例。
131.参考图14a，图12a和图12b的第一外围接触插塞286p_1、第二外围接触插塞286p_2和第三外围接触插塞286p_3以及第一接触间隔部层274s_1、第二接触间隔部层274s_2和第三接触间隔部层274s_3 可以以与图6a和图6b的第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞86p_3a以及第一接触间隔部层74s_1a、第二接触间隔部层74s_2a和第三接触间隔部层74s_3a相同的方式修改。这里，图14a是示出第一外围接触插塞286p_1a和第一接触间隔部层274s_1a与第一缓冲焊盘图案131p_1接触的部分的放大截面图。
132.参照图14b，可以不提供图12a和图12b中的第一接触间隔部层 274s_1、第二接触间隔部层274s_2和第三接触间隔部层274s_3，并且图12a和图12b中的第一外围接触插塞286p_1、第二外围接触插塞 286p_2和第三外围接触插塞286p_3可以以与图7a、图7b和图8的第一外围接触插塞86p_1a、第二外围接触插塞86p_2a和第三外围接触插塞86p_3a相同的方式修改。这里，图14是示出第一外围接触插塞 286p_1b与第一缓冲焊盘图案131p_1接触的部分的放大截面图。
133.参照图14c，图12a和图12b的第一外围接触插塞286p_1、第二外围接触插塞286p_2和第三外围接触插塞286p_3以及第一接触间隔部层274s_1、第二接触间隔部层274s_2和第三接触间隔部层274s_3 可以以与图9a和图9b所示的第一外围接触插塞86p_1c、第二外围
接触插塞86p_2c和第三外围接触插塞86p_3c以及第一接触间隔部层 74s_1b、第二接触间隔部层74s_2b和第三接触间隔部层74s_3b相同的方式修改。这里，图14c是示出第一外围接触插塞286p_1c与第一接触间隔部层274s_1b接触的部分的放大截面图。
134.将参照图15a、图15b、图16a、图16b、图16c、图17a和图17b 描述根据本公开的实施例的制造半导体器件的方法的示例。这里，图 15a、图16a和图17a是沿图1的线i-i’截取的截面图，图15b、图 16b和图17b是沿图1的线ii-ii’截取的截面图，并且图16c是沿图1的线iii-iii’截取的截面图。
135.参照图1、图15a和图15b，下部结构3可以包括参考图1、图 2a、图2b和图2c描述的半导体基板5、外围器件9g和10、外围布线结构14、焊盘图案15p和下部绝缘结构18。下部结构3可以包括依次堆叠在下部绝缘结构18上的下部图案层22和中间图案层25、以及穿透中间图案层25的一部分且接触下部图案层22的上部图案层278。如参考图1、图2a、图2b和图2c所述，下部结构3可以包括第一间隙填充绝缘层29a、第二间隙填充绝缘层29b和第三间隙填充绝缘层 29c以及外绝缘层29d。
136.下部模制堆叠结构st1可以形成在下部结构3上。下部模制堆叠结构st1可以包括交替堆叠的下部层间绝缘层33和初步下部水平层 35。阶梯区sa中的下部模制堆叠结构st1可以被图案化以形成阶梯形状，并且可以形成覆盖下部模制堆叠结构st1的阶梯部分的下部封盖绝缘层39。
137.可以形成穿透存储单元阵列区mca中的下部模制堆叠结构st1的牺牲竖直结构41。
138.参照图1和图16a、图16b和图16c，包括交替堆叠的上部层间绝缘层43和初步上部水平层45在内的上部模制堆叠结构st2可以形成在下部模制堆叠结构st1上。阶梯区中的上部模制堆叠结构st2可以被图案化以形成阶梯形状，并且可以形成覆盖上部模制堆叠结构 st2的阶梯形状的上部封盖绝缘层53、和下部封盖绝缘层39。封盖绝缘结构55可以包括下部封盖绝缘层39和上部封盖绝缘层53。
139.在存储单元阵列区mca中，可以形成穿透下部模制堆叠结构st1 和上部模制堆叠结构st2的存储竖直结构58。在形成存储竖直结构58 的同时，可以去除牺牲竖直结构41。存储竖直结构58可以包括参考图3a描述的沟道层62、绝缘芯图案64、数据存储结构60和焊盘图案 66。第一上部绝缘层69可以形成在上部模制堆叠结构st2和封盖绝缘结构55上。
140.可以形成虚设竖直结构72，该虚设竖直结构72穿透第一上部绝缘层69、下部模制堆叠结构st1和上部模制堆叠结构st2以及封盖绝缘结构55。
141.绝缘接触柱77可以与虚设竖直结构72同时形成。绝缘接触柱77 可以形成在外围接触插塞86p、源极接触插塞86s、外外围接触插塞 86op和接触间隔部层74s_1、74s_2、74s_3、74s_s和74s_o的位置，如在图1、图2a、图2b和图2c所描述的。因此，绝缘接触柱77的一部分可以接触焊盘图案15p，并且绝缘接触柱77的另一部分可以接触下部图案层22。
142.形成虚设竖直结构72和绝缘接触柱77可以包括：同时形成穿透第一上部绝缘层69、下部模制堆叠结构st1和上部模制堆叠结构st2 以及封盖绝缘结构55且暴露下部图案层22的孔、以及暴露焊盘图案 15p的孔，以及形成同时填充孔的绝缘材料。
143.参照图1、图17a和图17b，第二上部绝缘层uil2可以形成在第 一上部绝缘层69上。另外参考图16a、图16b和图16c，可以形成穿 透第一上部绝缘层69和第二上部绝缘层76、下部模制堆叠结构st1 和上部模制堆叠结构st2、上部图案层27和中间图案层25的沟槽， 该
沟槽在阶梯区sa中形成的部分可以形成为阻挡结构80，设置在存 储单元阵列区mca中的被沟槽暴露的中间图案层可以代替参考图1、 图2a、图2b和图2c描述的第一中间图案层25a。另外参考图6a、图 6b，设置在存储单元阵列区mca和阶梯区sa中的初步下部水平层35 和上部水平层45被剩余沟槽暴露的部分可以替代栅极水平层36g和 46g，在第二方向上初步下部水平层35和上部水平层45设置在存储单 元阵列区mca中的部分可以保留并且可以形成为参照图1、图2a、图 2b和图2c描述的第一绝缘区st_ia，并且阶梯区sa中被阻挡结构80 围绕的初步下部水平层35和上部水平层45可以形成为参照图1、图 2a、图2b和图2c描述的第一绝缘区st_ib和第二绝缘区st_ic。因 此，可以形成如参考图1、图2a、图2b和图2c所描述的堆叠结构st。
144.第三上部绝缘层84可以形成在第二上部绝缘层76上。随后，可以同时形成参考图1、图2a、图2b和图2c描述的外围接触插塞86p、源极接触插塞86s、外外围接触插塞86op和栅极接触插塞86g。形成外围接触插塞86p、源极接触插塞86s、外外围接触插塞86op和栅极接触插塞86g可以包括：形成外围接触孔和栅极接触孔，该外围接触孔穿透第三上部绝缘层84、向下延伸且穿透绝缘接触柱77，该栅极接触孔穿透第一上部绝缘层69、第二上部绝缘层76和第三上部绝缘层 84以及封盖绝缘结构55；并且形成同时填充外围接触孔和栅极接触孔的导电材料。绝缘接触柱77、第一上部绝缘层69、第二上部绝缘层 76和第三上部绝缘层84以及封盖绝缘结构55可以由相同的材料形成，例如氧化硅。
145.在一些实施例中，可以通过蚀刻绝缘接触柱77而不是蚀刻可以由氮化硅形成的绝缘水平层36i和46i来形成外围接触孔。因此，由于栅极接触孔和外围接触孔是通过蚀刻相同的材料形成的，例如氧化硅，而栅极接触孔可以与外围接触孔同时形成，可以防止其中栅极水平层36g和46g被栅极接触孔穿透的冲压缺陷。
146.此后，可以执行布线工艺以形成参考图1、图2a、图2b和图2c 描述的位线93、栅极连接布线94和源极连接布线95。
147.在一些实施例中，可以无缺陷地同时形成外围接触插塞86p、源极接触插塞86s、外外围接触插塞86op和栅极接触插塞86g。因此，可以降低半导体器件的高度，从而可以提高半导体器件的集成密度和可靠性，并且可以提高半导体器件的生产率。
148.图18是示出根据本公开的实施例的包括半导体器件的电子系统的概念图。
149.参照图18，电子系统1000可以包括半导体器件1100、和电连接到半导体器件1100的控制器1200。电子系统100可以是包括电子器件1100的存储设备、或包括存储设备的电子设备。电子系统1000可以是数据存储系统。例如，电子系统1000可以由固态驱动(ssd)设备、通用串行总线(usb)、计算系统、医疗设备、或可包括存储器件 1100的通信设备来实现。
150.半导体器件1100可以通过参照图1至图14c在上述实施例中描述的半导体器件来实现。半导体器件1100可以包括第一结构1100f 和在第一结构1100f上的第二结构1100s。在一些示例实施中，第一结构1100f可以邻近第二结构1100s设置。第一结构1100f可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130在内的外围电路结构。例如，第一结构1100f可以包括上述下部结构3的外围电路pc、外围布线结构14和焊盘图案15p。
151.第二结构1100s可以被配置为：包括位线bl、公共源极线csl、字线wl、第一栅极上部线ul1和第二栅极上部线ul2、第一栅极下部线ll1和第二栅极下部线ll2和设置在位线bl与公共源极线csl之间的存储单元串cstr在内的存储单元结构。
152.上述图案结构20可以包括具有n型导电性的硅层，并且具有n 型导电性的硅层可以是公共源极线csl。
153.在第二结构1100s中，存储单元串cstr中的每一个可以包括与公共源极线csl相邻的下部晶体管lt1和lt2、与位线bl相邻的上部晶体管ut1和ut2、以及设置在下部晶体管lt1和lt2与上部晶体管 ut1和ut2之间的多个存储单元晶体管mct。下部晶体管lt1和lt2 的数量以及上部晶体管ut1和ut2的数量可以在实施例中改变。
154.在实施例中，上部晶体管ut1和ut2可以包括串选择晶体管，并且下部晶体管lt1和lt2可以包括接地选择晶体管。下部栅极线ll1 和ll2可以是下部晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且栅极上部线ul1和ul2可以分别是上部晶体管ut1和ut2的栅电极。
155.上述栅极水平层36g和46g可以形成下部栅极线ll1和ll2、字线wl以及上部栅极线ul1和ul2。例如，如图3a中的第一下部栅极水平层36g_la和第二下部栅极水平层36lb可以形成下部栅极线ll1 和ll2，中间栅极水平层36m和46m可以形成字线wl，并且第一上部栅极水平层46g_ua和第二上部栅极水平层46g_ub可以形成上部栅极线ul1和ul2。
156.在实施例中，下部晶体管lt1和lt2可以包括彼此串联连接的下部擦除控制晶体管lt1和接地选择晶体管lt2。上部晶体管ut1和ut2 可以包括彼此串联连接的串选择晶体管ut1和上部擦除控制晶体管 ut2。下部擦除控制晶体管lt1和上部擦除控制晶体管ut1中的至少一个可以用于使用栅极感应漏电流(gidl)现象擦除存储在存储单元晶体管mct中的数据的擦除操作。
157.公共源极线csl、第一栅极下部线ll1和第二栅极下部线ll2、字线wl以及第一栅极上部线ul1和第二栅极上部线ul2可以通过延伸到第一结构1100f中的第二结构1100s的第一连接布线1115而电连接到解码器电路1110。
158.第一连接布线1115可以包括上述栅极接触插塞86g、栅极连接布线94和外围接触插塞86p。
159.位线bl可以通过延伸到第一结构1100f中的第二结构1100s的第二连接布线1125而电连接到页缓冲器1120。
160.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的选定存储单元晶体管中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130 控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。第一结构1100f中的输入/输出焊盘 1101可以通过延伸到第二结构1100s的输入/输出连接布线层1135而电连接到逻辑电路1130。
161.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
162.处理器1210可以控制包括控制器1200在内的电子系统1000的整体操作。处理器1210可以根据预定固件进行操作，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括用于处理与半导体器件1100的通信的nand接口1221。通过nand 接口1221，可以发送用于控制半导体器件1100的控制命令、要被写入半导体器件1100的存储单元晶体管mct中的数据、要从半导体器件 1100的存储单元晶体管mct读取的数据。
主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。
163.图19是示出根据本公开的实施例的包括半导体器件的电子系统的透视图。
164.参照图19，电子系统2000可以包括主基板2001、安装在主基板 2001上的控制器2002、一个或多个半导体封装2003以及dram 2004。半导体封装2003和dram 2004可以通过形成在主基板2001上的布线图案2005连接到控制器2002。
165.主基板2001可以包括连接器2006，该连接器2006包括耦合到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在实施例中，电子系统2000可以通过通用串行总线(usb)、外围组件互连快速 (pci-express)、串行高级技术附件(sata)、用于通用闪存存储设备 (ufs)的m-phy等的接口中的任一种与外部主机进行通信。在实施例中，电子系统2000可以通过经由连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括功率管理集成电路(pmic)，该功率管理集成电路(pmic)可以将从外部主机供应的电力分配给控制器 2002和半导体封装2003。
166.控制器2002可以将数据写入半导体封装2003中，或者可以从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。
167.dram 2004可以被配置为用于减小作为数据存储空间的半导体封装2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的dram 2004还可以作为高速缓冲存储器的类型进行操作，并且可以在对半导体封装2003的控制操作中提供用于临时存储数据的空间。当dram 2004包括在电子系统2000中时，除了用于控制半导体封装 2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004 的dram控制器。
168.半导体封装2003可以包括彼此间隔开的第一半导体封装2003a 和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装 2003b中的每一个可以被配置为：包括多个半导体芯片2200的半导体封装。半导体芯片2200中的每一个可以包括参照图1至图14c在上述实施例中描述的半导体器件。
169.第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装基板2100、封装基板2100上的多个半导体芯片2200、设置在半导体芯片2200中的每一个半导体芯片的下表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及覆盖封装基板2100上的半导体芯片2200和连接结构2400的模制层2500。
170.封装基板2100可以被配置为包括封装上部焊盘2130的印刷电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入 /输出焊盘2210可以是图18的输入/输出焊盘1101。
171.在实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上部焊盘2130的接合线。因此，在第一半导体封装2003a 和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装基板2100的封装上部焊盘2130 电连接。在实施例中，在第一半导体封装2003a和第二半导体封装 2003b中的每一个中，半导体芯片2200可以通过包括硅过孔(tsv) 在内的连接结构而非接合线方法的连接结构2400而彼此电连接。
172.在实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制
器2002和半导体芯片2200可以被安装在与主基板2001不同的插入基板(interposer substrate)上，并且控制器 2002和半导体芯片2200可以通过形成在插入基板上的布线而彼此连接。
173.图20是进一步示出根据本公开的实施例的包括半导体器件的电子系统的截面图。这里，图20的半导体封装2003是沿图19中的线 iv-iv’截取的。
174.参照图20，在半导体封装2003中，封装基板2100可以被配置为印刷电路板。封装基板2100可以包括封装基板本体部分2120、在封装基板本体部分2120的上表面上设置的封装上部焊盘2130、在封装基板本体部分2120的下表面上设置的或通过下表面暴露的下部焊盘 2125、以及内部布线2135，所述内部布线2135将封装上部焊盘2130 电连接到封装基板本体部分2120中的下部焊盘2125。封装上部焊盘 2130可以电连接到连接结构2400。如图19所示，下部焊盘2125可以通过导电连接部分2800连接到电子系统2000的主基板2010的布线图案2005。
175.半导体芯片2200中的每一个可以包括半导体基板3010、以及顺序地堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含多个外围布线3110在内的外围电路区域。第二结构3200可以包括共源极线3205、共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的存储沟道结构3220和分离结构 3230、电连接至存储沟道结构3220的位线3240、以及与栅极堆叠结构3210的字线wl(例如，图18中)电连接的栅极连接布线94(例如，图2b中)。第一结构3100可以包括图18的第一结构1100f，并且第二结构3200可以包括图18的1100s所示的第二结构。例如，在图20 中，由附图标记1表示的放大部分可以表示图2b所示的示例的截面结构。因此，半导体芯片2200中的每一个可以包括在参照前述附图描述的前述实施例中描述的半导体器件1。
176.半导体芯片2200中的每一个可以包括贯通布线3245，该贯通布线3245与第一结构3100的外围布线3110电连接并延伸到第二结构 3200中。贯通布线3245可以穿透栅极堆叠结构3210，并且可以进一步设置在栅极堆叠结构3210的外侧。贯通布线3245可以是在参照前述附图描述的前述实施例之一中描述的外围接触插塞86p。
177.半导体芯片2200中的每一个还可以包括：输入/输出焊盘2210，电连接到第一结构3100的外围布线3110并且电连接到输入/输出连接布线3265；以及输入/输出连接布线3265，延伸到第二结构3200中。
178.根据前述实施例，半导体器件(以及相应地，集成电子器件)可以具有更大的集成密度和改进的可靠性。
179.虽然以上已经示出并描述了实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和改变。