形成设备的方法以及有关设备、存储器装置及电子系统与流程

形成设备的方法以及有关设备、存储器装置及电子系统
1.优先权主张
2.本技术案主张针对“形成在导电线之间包含气隙的设备的方法，以及有关设备、存储器装置及电子系统(methods of forming apparatuses including air gaps between conductive lines and related apparatuses,memory devices,and electronic systems)”在2020年8月11日提交的美国专利申请案第16/990,463号的申请日期的权益。
技术领域
3.本文中所公开的实施例涉及微电子装置设计及制作领域。更特定地，本公开的实施例涉及形成在导电线(例如，数据线，也称为位线)之间包含气隙的设备的方法，且涉及有关设备、存储器装置、形成存储器装置的方法及电子系统。


背景技术：

4.微电子工业的持续目标为增加例如非易失性存储器装置(例如，“与非”快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元的数目)。增加非易失性存储器装置中的存储器密度的一种方式为利用垂直存储器阵列(也称为“三维(3d)存储器阵列”)架构。常规垂直存储器阵列包含延伸穿过一或多个导电堆叠结构中的开口的垂直存储器串，所述导电堆叠结构包含导电结构及绝缘结构的层。每一垂直存储器串可包含串联耦合到垂直堆叠存储器单元的串联组合的至少一个选择装置。与具有晶体管的常规平面(例如，二维)布置的结构相比，通过在裸片上向上(例如，垂直地)构建阵列，此配置准许将更多数目个开关装置(例如，晶体管)定位在裸片区域单元中(即，所消耗作用表面的长度及宽度)。
5.随着导电特征的尺寸及间距减小，多级布线结构已用于存储器装置(例如，3d“与非”快闪存储器装置)以将导电特征彼此电连接。存储器装置包含不同层级的布线结构，其中布线结构由导电材料形成以提供穿过存储器装置的导电通路。随着导电特征的尺寸及间距不断减小，存储器装置内的相邻导电特征之间的寄生(例如，杂散)电容增加。增加的寄生电容导致存储器装置的更高功率需求及延迟。气隙已用于电隔离导电特征，例如导电线。


技术实现要素：

6.本文中所描述的实施例包含形成设备的方法，所述设备包含在导电线之间的气隙，以及有关设备、存储器装置、形成存储器装置的方法及电子系统。根据本文中所描述的一个实施例，形成设备的方法包括形成垂直地延伸穿过第一隔离材料的柱状结构；形成可操作地耦合到柱状结构的导电线；形成上覆导电线的介电结构，及在邻近导电线之间形成气隙，气隙侧向相邻于导电线，其中气隙的部分在侧向相邻导电线的上部表面的平面上面延伸且气隙的部分在侧向相邻导电线的下部表面的平面下面延伸。
7.根据本文中所描述的额外实施例，设备包括柱状结构，其垂直地延伸穿过隔离材料；导电线，其可操作地耦合到柱状结构；介电结构，其上覆导电线；及气隙，其在侧向邻近
导电线之间，气隙侧向相邻于导电线，其中气隙的上部部分侧向相邻于介电结构延伸且气隙的下部部分侧向相邻于隔离材料的区段延伸。
8.根据本文中所描述的额外实施例，形成存储器装置的方法包括在垂直地延伸穿过交替的导电材料及介电材料的堆叠的开口中形成柱状结构；形成至少一个阶梯结构，所述阶梯结构包括交替的导电材料及介电材料的堆叠的材料，所述至少一个阶梯结构侧向相邻于柱状结构；形成上覆柱状结构的导电线；形成上覆堆叠的至少部分的电绝缘材料；形成至少部分地垂直地延伸穿过堆叠的额外开口；及形成相邻于电绝缘材料以在额外开口内形成气隙的介电材料，气隙插入在侧向邻近导电线之间，且气隙在上覆导电线的电绝缘材料的部分之间。
9.此外，根据本文中所描述的额外实施例，存储器装置包括至少一个存储器单元阵列，其包括：存取线，其沿第一水平方向延伸；数据线，其沿大体上横向于第一水平方向的第二水平方向延伸；互连结构，其可操作地连接到数据线；介电结构，其在其与互连结构相对的侧上相邻数据线；及气隙，其在侧向邻近介电结构、数据线及互连结构之间垂直地延伸。
10.根据本文中所描述的其它实施例，电子系统包括至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到至少一个输入装置及至少一个输出装置；及存储器装置，其可操作地耦合到至少一个处理器装置，所述存储器装置包括：导电线，其沿水平方向延伸；及气隙，其将水平邻近导电线分开，其中导电线的宽度与气隙的宽度的比率小于1。
附图说明
11.图1a到1f为根据本公开的实施例说明形成设备的方法的简化部分横截面视图；
12.图2为根据本公开的实施例的图1a到1f的设备的简化部分横截面视图；
13.图3为根据本公开的实施例说明微电子装置的示意性框图；及
14.图4为根据本公开的实施例说明电子系统的示意性框图。
具体实施方式
15.本文中描述形成在导电线(例如，数据线、位线)之间包含气隙(例如，空隙、未填充体积)的设备(例如，微电子装置、半导体装置、存储器装置)的方法，以及有关设备、存储器装置、形成存储器装置的方法，及电子系统。在一些实施例中，一种形成设备的方法包括形成垂直地延伸穿过第一隔离材料(例如，单一介电材料、交替的介电材料的堆叠)的柱状结构，形成可操作地耦合到柱状结构的导电线，形成上覆导电线的介电结构(例如，掩模材料)，及在导电线之间形成气隙。气隙侧向相邻于导电线，其中气隙的部分在侧向相邻导电线的上部表面的平面上面延伸，且气隙的部分在侧向相邻导电线的下部表面的平面下面延伸。因此，气隙在气隙的中点的上面及下面延伸一段距离，其中气隙的中点经定位侧向相邻于导电线的中点。在一些实施例中，接触结构(例如，触点、位线触点)经形成相邻于柱状结构，且互连结构(例如，接触通孔、位线通孔)直接形成在接触结构与导电线之间且与其可操作地耦合。互连结构可使用单一镶嵌工艺形成且导电线可使用单一减材图案化工艺形成。气隙的部分可侧向相邻于互连结构。此外，气隙的开口可经形成以侧向相邻于介电结构、导电线及互连结构的部分延伸垂直距离。开口可通过材料移除装置的单一腔室内的单一材料
移除工艺形成。通过使用减材图案化工艺，导电线的临界尺寸(例如，宽度)可相对小于侧向插入在相邻导电线之间的气隙的临界尺寸(例如，宽度)，此减小相邻导电线之间的寄生电容。通过降低寄生电容，根据本公开的实施例的含有导电线的设备可利用较少功率并以较高速度操作。
16.以下描述提供具体细节，例如材料类型、材料厚度及处理条件，以便提供对本文中所描述的实施例的全面描述。然而，所属领域的技术人员将理解，可在不使用这些特定细节的情况下实践本文中所公开的实施例。实际上，可结合半导体工业中采用的常规制作技术来实践实施例。另外，本文中所提供的描述不形成微电子装置的完整描述或用于制造微电子装置的完整工艺流程，且下文所描述的结构不形成完整的微电子装置。下文仅详细描述理解本文中所描述的实施例所需要的那些处理动作及结构。可通过常规技术执行形成完整微电子装置的额外动作。
17.本文中所描述的材料可通过包含但不限于旋涂、毯式涂覆、化学气相沉积(cvd)、原子层沉积(ald)、等离子体增强型ald或物理气相沉积(pvd)的常规技术形成。替代地，所述材料可原位生长。取决于待形成的特定材料，沉积或生长材料的技术可由所属领域的普通技术人员选定。材料的移除可通过任何合适的技术来完成，包含但不限于蚀刻、磨料平面化(例如，化学机械平面化)或其它已知方法，除非上下文另有指示。
18.本文中呈现的图式仅用于说明目的，并不意味着为任何特定材料、组件、结构、装置或系统的实际视图。预期由于例如制造技术及/或容差而在图式中描绘的形状的偏差。因此，本文中所描述的实施例不应被解释为限于所说明的特定形状或区域，而是包含例如由制造导致的形状偏差。例如，说明或描述为盒形状的区域可具有粗糙及/或非线性特征，且说明或描述为圆形的区域可包含一些粗糙及/或线性特征。此外，所说明的锐角可为圆角，且反之也然。因此，图中所说明的区域本质上为示意性的，且其形状不意欲说明区域的精确形状，且不限制本权利要求书的范畴。图式不一定按比例缩放。另外，图之间共用的元件可保持相同的数字标记。
19.如本文中所使用，除非上下文另有明确指示，否则单数形式“一(a)”、“一(an)”及“所述(the)”旨在也包含复数形式。
20.如本文中所使用，“及/或”包含相关联所列物项中的一或多个的任何及全部组合。
21.如本文中所用，对于特定参数的数值，“约”或“大约”包含数值且来自所属领域的普通技术人员将理解的数值的变化程度在特定参数的可接受容差范围内。例如，对于数值的“约”或“大约”可包含在数值的90.0％到110.0％范围内的额外数值，例如在从数值的95.0％到105.0％的范围内，在从数值的97.5％到102.5％的范围内，在从数值的99.0％到101.0％的范围内，在从数值的99.5％到100.5％的范围内，或在从数值的99.9％到100.1％的范围内。
22.如本文中所用，空间相对术语，例如“下方”、“下面”、“下部”、“底部”、“上面”、“上部”、“顶部”、“前方”、“后方”、“左侧”、“右侧”等为了便于描述可用于来描述一个元件或特征与另一元件或特征的关系，如图中所说明。除非另有规定，否则空间相对术语旨在囊括除了图中所描绘的定向之外的材料的不同定向。例如，如果图中的材料被反转，那么描述为在其它元件或特征的“下面”或“下方”或“之下”或“底部上”的元件将被定向在其它元件或特征的“上面”或“顶部上”。因此，取决于使用术语的上下文，术语“在...下面”可囊括在上面
及在下面两个定向，此对于所属领域的普通技术人员而言为显而易见的。可以其它方式定向材料(例如，旋转90度、反转、翻转)，并相应地解释本文中使用的空间相对描述语。
23.如本文中所使用，术语“垂直”、“纵向”、“水平”及“横向”是指结构的主平面，且不一定由地球的重力场限定。“水平”或“横向”方向为大体上平行于结构主平面的方向，而“垂直”或“纵向”方向为大体上垂直于结构主平面的方向。结构的主平面由结构的表面界定，结构的表面与结构的其它表面相比具有相对大的面积。
24.如本文中所用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组合物及布置，其有助于以预先确定的方式操作结构及设备中的一或多个。
25.如本文中所使用，经描述为彼此“邻近”的特征(例如，区域、材料、结构、装置)意指且包含所公开身份(或多个身份)的经定位彼此最接近(例如，最靠近)的特征。与“邻近”特征的所公开身份(或多个身份)不匹配的额外特征(例如，额外区域、额外结构、额外装置)可安置在“邻近”特征之间。换句话说，“邻近”特征可经定位彼此直接相邻，使得无其它特征插入在“邻近”特征之间；或“邻近”特征可经定位彼此间接相邻，使得具有除与至少一个“邻近”特征相关联的身份之外的身份的至少一个特征定位于“邻近”特征之间。如本文中所使用，经描述为彼此“垂直地邻近”的特征意指且包含所公开身份(或多个身份)的经定位彼此最垂直地接近(例如，垂直地最靠近)的特征。此外，经描述为彼此“水平地邻近”的特征意指且包含所公开身份(或多个身份)的经定位彼此水平地最接近(例如，水平地最靠近)特征。
26.如本文中所使用，术语“节距”是指两个相邻(即，邻近)特征中的相同点之间的距离。
27.如本文中所使用，将一个元件称为在另一元件“上”或“上方”意指且包含所述元件直接位于另一元件顶部、直接相邻于(例如，直接侧向相邻于、直接垂直相邻于)另一元件、直接在另一元件下面或与另一元件直接接触。还包含所述元件间接位于另一元件顶部、间接相邻于(例如，间接侧向相邻于，间接垂直相邻于)另一元件，间接在另一元件下面，或在另一元件附近，其中其它元件存在于其之间。相比之下，当元件被称为“直接在”另一元件“上”或“直接相邻于”另一元件时，不存在中间元件。
28.如本文中所使用，短语“耦合到”是指彼此可操作地连接的结构，例如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接。
29.如本文中所使用，术语“可选择性蚀刻”意指并包含材料，所述材料相对于曝露于给定蚀刻化学品的另一材料回应于曝露于所述相同蚀刻化学品而展现较大蚀刻速率。例如，所述材料可展现出比另一材料的蚀刻速率大至少约三倍(3x)的蚀刻速率，例如比另一材料的蚀刻速率约五倍(5x)，例如比另一材料的蚀刻速率大约十倍(10x)、约二十倍(20x)大或约四十倍(40x)的蚀刻速率。所属领域的普通技术人员可选择用于选择性地蚀刻所要材料的蚀刻化学品及蚀刻条件。
30.如本文中所使用，“减材图案化”是指一或多个处理动作，其中通过移除材料来形成待界定的结构。例如，“减材图案化工艺”可包含在待图案化的区域上方形成蚀刻掩模结构，然后进行蚀刻，使得在通过蚀刻移除工艺移除经曝露区中的材料的同时保护由掩模结构掩蔽的区域中的材料。
31.如本文中所使用，术语“气隙”是指延伸到另一区域或材料中或穿过另一区域或材
料，或在区域或材料之间的体积，在所述其它区域或材料中或区域或材料之间留下空隙，没有固体及/或液体材料。“气隙”不一定不含气态材料(例如，空气、氧气、氮气、氩气、氦气或其组合)且不一定含有“空气”。“气隙”可为但不一定为空隙(例如，未填充体积、真空)。
32.如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指且包含所属领域的普通技术人员将理解给定参数、性质或条件满足方差程度，例如在可接受的容差范围内。举例来说，取决于大体上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，或甚至满足100.0％。
33.如本文中所使用，术语“衬底”意指并包含在其上形成额外材料的材料(例如，基底材料)或构造。衬底可为半导体衬底、在支撑结构上的基础半导体材料、金属电极或其上形成有一或多个材料、层、结构或区域的半导体衬底。半导体衬底上的材料可包含，但不限于，半导电材料、绝缘材料、导电材料等。衬底可为包括半导电材料的层的常规硅衬底或其它块体衬底。如本文中所使用，术语“块体衬底”不仅意指并包含硅晶片，而且意指并包含绝缘体上硅(soi)衬底(例如，蓝宝石上硅(sos)衬底及玻璃上硅(sog)衬底)、在基底半导体底座上的磊晶硅层及其它半导体或光电材料(例如，硅锗、锗、砷化镓、氮化镓及磷化铟)。衬底可经掺杂或未经掺杂。
34.图1a到1f根据本公开的实施例说明形成设备的方法，所述设备在方法的各种阶段导电线(例如，数据线，也称为位线)之间包含气隙的装置结构(例如，微电子装置结构)。为简单起见，说明单一装置结构的形成，但所属领域的普通技术人员将理解，所述方法可包含同时地形成多个(例如，多于一个，阵列)装置结构。为了便于描述图1a到1f，第一方向可定义为方向，在图1a到1f中展示为x方向，横向(例如，垂直)于第一方向的第二方向可定义为y方向，且横向(例如，垂直)于第一方向及第二方向中的每一个的第三方向可定义为z方向。如在图2中所展示，定义类似方向，如下文更详细论述。
35.参考图1a，展示用于设备(例如，微电子装置、存储器装置)的部分制作装置结构100。在图1a中所展示的工艺阶段处部分制作的装置结构100可通过在本文中未详细描述的常规技术形成。装置结构100包含上覆基底材料(未展示)的第一隔离材料102。在一些实施例中，第一隔离材料102包含单一绝缘材料(例如，介电材料)。在其它实施例中，第一隔离材料102包含交替的材料的堆叠。例如，交替的材料的堆叠可包含彼此不同的第一介电材料及第二介电材料的交替层。在形成装置结构100之前，第一隔离材料102的介电材料的交替层中的至少一些可已被导电材料替代。因此，交替的材料的堆叠可包含交替的介电材料及导电材料。
36.第一隔离材料102(例如，交替的材料的堆叠的绝缘结构)可由至少一种介电材料形成且包含所述至少一种介电材料，例如以下各项中的一或多个：介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
及mgo
x
中的一或多个)、介电氮化物材料(例如，siny)、介电氮氧化物材料(例如，sio
x
ny)及介电羧氮化物材料(例如，sio
xcz
ny)。在一些实施例中，第一隔离材料102由sio2形成并包含sio2。第一隔离材料102可使用一或多种常规沉积技术形成，包含但不限于常规cvd工艺或常规ald工艺中的一或多个。
37.如在图1a中所展示，柱状结构104可垂直地延伸穿过第一隔离材料102。柱状结构104可形成在阵列区域中且可经配置为存储器柱状结构(例如，沟道柱状结构)。柱状结构
104可展现大体上矩形横截面形状(例如，大体上正方形横截面形状)。然而，本公开不限于此。作为非限制性实例，在额外实施例中，柱状结构104展现大体上圆形横截面形状。另外，水平相邻的柱状结构104之间的节距可在从约50nm到约200nm的范围内，例如从约50nm到约100nm、从约100nm到约150nm或从约150nm到约200nm。在一些实施例中，例如，个别柱状结构104沿水平方向的临界尺寸在从约20nm到约200nm的范围内，例如从约20nm到约50nm，从约50nm到约100nm、从约100nm到约150nm或从约150nm到约200nm。
38.柱状结构104可形成在垂直地延伸(例如，沿z方向)穿过第一隔离材料102的开口中。例如，柱状结构104可形成在高纵横比(har)开口中，例如具有至少约20:1、至少约40:1、至少约50:1、至少约60:1、至少约80:1或至少约100:1的纵横比。在一些实施例中，柱状结构104的开口可具有在从约20:1到约40:1范围内的纵横比。个别柱状结构104包含环绕填充材料104b的单元膜104a的沟道材料。例如，单元膜104a可包含形成在开口内的单元材料，以及形成相邻单元材料(例如，在其上方)的沟道材料。为方便起见，单元材料及沟道材料在图1a中说明为单一材料(例如，单元膜104a)。然而，单元膜104a被理解为包含单元材料及沟道材料两者。单元材料及沟道材料通过常规技术(例如，通过cvd或ald)形成。例如，单元材料可为氧化物-氮化物-氧化物(ono)材料，例如氧化硅-氮化硅-氧化硅材料，其共形地形成在柱状结构104的侧壁上方。单元材料可以比沟道材料更小的相对厚度形成。沟道材料可与单元材料相邻(例如，在其上方)共形地形成。例如，沟道材料可为多晶硅。填充材料104b可经形成相邻单元膜104a的沟道材料附近(例如，在其上方)，大体上填充开口。填充材料104b可为绝缘材料，例如高质量的氧化硅材料。例如，填充材料104b可为高度均匀且高度共形的氧化硅材料(例如，高度均匀且高度共形的二氧化硅材料)。填充材料104b可在沉积时为高度均匀且高度共形。填充材料104b可通过常规技术形成，例如通过ald。在一些实施例中，填充材料104b为ald sio
x
。填充材料104b可最初形成在第一隔离材料102的开口中且在暴露的水平表面上方，其中随后移除第一隔离材料102上方的填充材料104b，例如通过磨料平面化工艺(例如，化学机械平面化(cmp))。因此，填充材料104b被单元膜104a的单元材料及沟道材料环绕。柱状结构104的单元膜104a及填充材料104b的至少部分可操作地耦合(例如，电连接)到下伏第一隔离材料102的源极结构，如下文参考图2进一步详细描述。
39.继续参考图1a，可在柱状结构104的上部部分内形成导电插塞结构106(例如，漏极接触插塞材料)。导电插塞结构106可经形成相邻于填充材料104b(例如，在其上或上方)且向内侧向相邻于单元膜104a的沟道材料。导电插塞结构106可电耦合到单元膜104a的沟道材料。导电插塞结构106可包括半导体材料，例如多晶硅、硅锗及锗中的一或多个。导电插塞结构106可经导电掺杂。形成导电插塞结构106的工艺可例如为cvd或ald。
40.接触结构110(例如，触点、位线触点)可经形成相邻于导电插塞结构106的最上表面(例如，在其上或上方)形成。接触结构110可使用本文中未详细描述的一或多种常规工艺(例如，常规沉积工艺、常规材料移除工艺)及常规工艺设备形成。例如，可将上覆导电插塞结构106的介电材料(例如，第一隔离材料102)的部分移除(例如，通过常规光学光刻图案化及蚀刻工艺)以形成上覆导电插塞结构106的插塞开口，导电材料可沉积到插塞开口中，且可将导电材料的部分移除(例如，通过cmp工艺)以形成接触结构110。
41.接触结构110可由至少一个导电材料形成，且包含至少一个导电材料，例如以下各项中的一或多个：金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物及导电掺
杂的半导体材料。通过非限制性实例，接触结构110可由以下各项中的一或多个形成且包含以下各项中的一或多个：钨(w)、氮化钨(wny)、镍(ni)、钽(ta)、氮化钽(tany)、硅化钽(tasi
x
)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al)、钼(mo)、钛(ti)、氮化钛(tiny)、硅化钛(tisi
x
)、氮化硅钛(tisi
x
ny)、氮化钛铝(tial
x
ny)、氮化钼(mon
x
)、铱(ir)、氧化铱(iroz)、钌(ru)、氧化钌(ruoz)及经导电掺杂硅。在一些实施例中，接触结构110由钨(w)形成且包含钨(w)。
42.接触结构110的外侧表面(例如，侧壁)可展现锥形轮廓，其中个别接触结构110的上部部分具有比其下部部分更大的临界尺寸(例如，宽度)，如在图1a中所展示。在其它实施例中，接触结构110具有不同的轮廓，例如大体上正交(例如，大体上矩形)的轮廓、盘形轮廓或任何其它三维凹陷形状，使得接触结构110的至少部分(例如，上部表面112的侧向范围)沿至少一个侧向方向(例如，x方向)延伸超过柱状结构104的侧壁。统称为第一隔离材料102的介电材料的额外部分可经形成相邻于接触结构110的上部表面112(例如，在其上或上方)。
43.接下来参考图1b，互连结构114(例如，接触通孔、位线通孔)可经形成相邻于接触结构110的上部表面112(例如，在其上或上方)。互连结构114可使用本文中未详细描述的一或多种常规工艺(例如，常规沉积工艺、常规材料移除工艺)及常规工艺设备形成。例如，可将上覆接触结构110的第一隔离材料102的部分移除(例如，通过常规光学光刻图案化及蚀刻工艺)以形成上覆接触结构110的上部表面112的通孔开口，可将导电材料沉积到通孔开口中，且可将导电材料的部分移除(例如，通过cmp工艺)以形成互连结构114。
44.互连结构114可通过镶嵌工艺形成而无需使用一或多种减材图案化(例如，蚀刻)工艺。在一些实施例中，互连结构114使用单一镶嵌工艺形成，其中第一隔离材料102的部分可经选择性地移除以暴露接触结构110的上部表面112的相应部分且形成延伸穿过第一隔离材料102的通孔开口。通孔开口由第一隔离材料102的侧壁界定且可通过常规光学光刻技术形成。可使用一或多种干法蚀刻工艺来形成通孔开口。例如，互连结构114的导电材料可使用例如化学气相沉积(cvd)或物理气相沉积(pvd)形成在通孔开口内。互连结构114可替代地或另外使用常规技术使用选择性cvd沉积来形成。此后，可移除第一隔离材料102的上部表面上方面的互连结构114的上部部分(例如，通过cmp处理)。
45.在额外实施例中，互连结构114是在接触结构110的形成期间形成的。例如，互连结构114可与接触结构110的形成大体上同时地形成以便简化制造工艺。换句话说，可在单一沉积动作中沉积接触结构110及互连结构114中的每一个的导电材料以大体上填充第一隔离材料102中的延伸开口。在此类实施例中，互连结构114的外侧表面(例如，侧壁)最初形成以展现渐缩轮廓，其中个别互连结构114的上部部分具有比其下部部分大的临界尺寸(例如，宽度)及/或具有比接触结构110大的临界尺寸(例如，宽度)。例如，互连结构114可最初经形成以展现比接触结构110的侧向范围大的侧向范围。可在一或多个材料移除工艺中将互连结构114的初始材料的外侧表面的部分移除(例如，蚀刻)，使得互连结构114的最终尺寸(例如，最终宽度)比接触结构110的尺寸相对小，如参考图1f更详细地论述。
46.互连结构114可经配置以定位在接触结构110上方(例如，与其直接垂直对准)，使得互连结构114及接触结构110中的每一个的外侧表面的至少一部分彼此对准。换句话说，互连结构114及接触结构110中的每一个的外侧表面可为导电材料沿着其至少一侧的细长
连续部分。如在图1b中所展示，互连结构114可侧向偏移(例如，经定位偏心或交错)以便促进与接触结构110的电连接。
47.互连结构114可由至少一个导电材料形成，且包含至少一个导电材料，例如以下各项中的一或多个：金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物及导电掺杂的半导体材料。通过非限制性实例，互连结构114可由以下各项中的一或多个形成且包含以下各项中的一或多个：钨(w)、氮化钨(wny)、镍(ni)、钽(ta)、氮化钽(tany)、硅化钽(tasi
x
)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al)、钼(mo)、钛(ti)、氮化钛(tiny)、硅化钛(tisi
x
)、氮化硅钛(tisi
x
ny)、氮化钛铝(tial
x
ny)、氮化钼(mon
x
)、铱(ir)、氧化铱(iroz)、钌(ru)、氧化钌(ruoz)及经导电掺杂硅。在一些实施例中，互连结构114由钨(w)形成且包含钨(w)。互连结构114可或可不包含与接触结构110大体上相同的材料组合物。
48.参考图1c，导电材料116可经形成相邻于第一隔离材料102及互连结构114中的每一个的上部表面(例如，在其上或上方)。导电材料116可使用一或多种常规沉积工艺形成，例如常规ald工艺、常规cvd工艺及常规pvd工艺中的一或多种。例如，导电材料116可经形成以在第一隔离材料102的上部表面上方及互连结构114的暴露上部表面上方展现大体上连续的平坦材料表面。换句话说，导电材料116可形成为材料的大体上连续部分，没有分离且没有形成在第一隔离材料102中的开口(例如，沟槽)中。如参考图1d更详细地描述，导电材料116可为大体上平面的，且可展现随后形成的导电线的所要厚度。通过最初将导电材料116形成为导电材料的连续部分，随后形成的导电线(例如，数据线、位线)可在不使用一或多种镶嵌工艺(例如单镶嵌工艺或双镶嵌工艺)的情况下形成。
49.导电材料116可由至少一个导电材料形成，且包含至少一个导电材料，例如以下各项中的一或多个：金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物及导电掺杂的半导体材料。通过非限制性实例，导电材料116可由以下各项中的一或多个形成且包含以下各项中的一或多个：钨(w)、氮化钨(wny)、镍(ni)、钽(ta)、氮化钽(tany)、硅化钽(tasi
x
)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al)、钼(mo)、钛(ti)、氮化钛(tiny)、硅化钛(tisi
x
)、氮化硅钛(tisi
x
ny)、氮化钛铝(tial
x
ny)、氮化钼(mon
x
)、铱(ir)、氧化铱(iroz)、钌(ru)、氧化钌(ruoz)及经导电掺杂硅。在一些实施例中，导电材料116由钨(w)形成且包含钨(w)。导电材料116可或可不包含与接触结构110及/或互连结构114大体上相同的材料组合物。
50.继续参考图1c，介电材料118可经形成相邻于导电材料116的上部表面(例如，在其上或上方)。介电材料118可在共同(例如，集体、相互)暴露于第一蚀刻剂期间相对于导电材料116及/或随后形成的材料选择性地蚀刻，且导电材料116及/或随后形成的材料可在共同暴露于第二不同蚀刻剂期间相对于介电材料118选择性地蚀刻。
51.在一些实施例中，介电材料118还可用作掩模材料(例如，掩模、抗蚀剂材料、抗反射涂层)。介电材料118在本文中也可称为硬掩模。通过非限制性实例，介电材料118可由以下各项中的至少一种形成且包含以下各项中的至少一种：非晶碳、硅、氧化硅、氮化硅、碳氧化硅、氧化铝及氮氧化硅。在一些实施例中，介电材料118由至少一种介电氧化物材料(例如，二氧化硅及氧化铝中的一或多个)形成且包含所述至少一种介电氧化物材料。在其它实施例中，介电材料118由氮化硅形成且包含氮化硅。介电材料118可为均质的(例如，可包含单一材料)，或可为异质的(例如，可包含包含至少两种不同材料的堆叠)。介电材料118可使
用本文中未详细描述的一或多种常规工艺(例如，常规沉积工艺)及常规工艺设备形成。例如，介电材料118可沉积(例如，通过cvd、pvd、ald、旋涂中的一或多种)在导电材料116的上部表面上方。在一些实施例中，介电材料118经形成以具有比由介电材料118形成的介电结构124(图1d)的最终高度大的初始高度，以便在随后处理动作之后实现其个别部分(例如，个别结构)的所要高度，如下文进一步详细描述。
52.接下来参考图1d，装置结构100可经图案化以形成具有沿第二方向(例如，y方向)延伸的细长部分的开口120。开口120可垂直地延伸(例如，沿z方向)穿过介电材料118(图1c)、导电材料116(图1c)及第一隔离材料102的至少一部分中的每一个。例如，可通过将介电材料118的开口及特征的图案转印到上覆第一隔离材料102的导电材料116中来形成开口120。经图案化介电材料118可用于在一或多个蚀刻工艺(例如，单一蚀刻工艺)中选择性地移除(例如，选择性蚀刻、选择性干法蚀刻)下伏材料来形成开口120。开口120可经形成以具有所要深度，所述深度可至少部分地基于待通过装置结构100的后续处理形成的气隙的所要高度来选择，如下文参考图1e进一步详细所描述。
53.在一些实施例中，介电材料118(图1c)、导电材料116(图1c)及第一隔离材料102中的每一个的部分通过将相应材料暴露于湿法蚀刻及/或干法蚀刻化学品而被移除，例如，在一或多个材料移除工艺中。开口120的形成可用于将导电材料116分离成个别部分以形成具有沿第二方向延伸的细长部分的导电线122(例如，数据线、位线)，以及将介电材料118分离成个别部分(例如，区段)以形成上覆导电线122且具有沿第二方向延伸的细长部分的介电结构124。导电线122包含垂直相邻于介电结构124的上部表面122a及垂直相邻于第一隔离材料102的下部表面122b。因此，开口120可经定位水平相邻于介电结构124、导电线122及第一隔离材料102的部分中的每一个。开口120的形成还可将下伏导电线122的第一隔离材料102的剩余部分分离成区段108。换句话说，垂直相邻(例如，下伏)导电线122且在两个侧向侧(例如，沿y方向)通过开口120分离的第一隔离材料102的剩余部分经指定为第一隔离材料102的区段108,，如在图1d中所展示。通过控制发生的材料移除量，开口120可延伸到第一隔离材料102的部分中，从而使气隙132(图1e)能够随后形成相邻于介电结构124、导电线122及第一隔离材料102的区段108。
54.为了形成开口120，装置结构100(在图1d中所描绘的处理阶段)可安置在常规半导体工具(例如，材料移除装置、蚀刻装置的单一腔室)中。可使用本文中未详细描述的常规工艺(例如，旋涂工艺、喷涂工艺、浸涂工艺、气相涂覆工艺、浸泡工艺，其组合)及常规处理设备将装置结构100暴露于一或多种蚀刻剂。开口120的总深度可大体上对应于介电材料118的最终高度加上导电材料116的高度，加上第一隔离材料102的区段108的高度。类似地，气隙132的高度可大体上对应于介电结构124的高度加上导电线122的高度加上第一隔离材料102的区段108的高度。由于在由于一或多种材料移除动作形成开口120期间可减小介电材料118(图1c)的厚度，因此介电材料118最初可经形成以具有比由介电材料118形成的介电结构124的最终高度大的初始高度(例如，厚度)，以便实现介电结构124的所要高度。
55.形成开口120包含对图1c的装置结构100进行减材图案化以形成沿第二方向(例如，y方向)延伸的导电线122以及上覆导电线122的介电结构124及下伏导电线122的区段108。可通过提供包含抗蚀剂、硬掩模及抗反射涂层中的一或多个的蚀刻掩模图案来形成开口120。例如，抗蚀剂可通过光学光刻工艺图案化，且图案可转印到下伏硬掩模及/或抗反射
层中。替代光刻技术也为可能的，包含没有硬掩模层的工艺。如果包含一或多个硬掩模层，那么可在蚀刻下伏材料期间在使用硬掩模之前移除抗蚀剂。因此，蚀刻掩模图案可在将图案转印到下伏材料中时由抗蚀剂及/或硬掩模层提供。在一些情况下，蚀刻掩模图案阻挡区域被掩模图案覆盖以保护下伏材料不被蚀刻(例如，湿法或干法)，而蚀刻掩模图案暴露区域未被掩模图案覆盖的区域以蚀刻待蚀刻材料的暴露区域。
56.在一些实施例中，在常规半导体工具(例如，材料移除装置、蚀刻装置)的单一腔室中以一或多个(例如，单一)材料移除动作进行减材图案化工艺。由于可通过单一蚀刻动作穿过介电材料118、导电材料116及第一隔离材料102形成开口120，开口120沿垂直方向相邻(侧向相邻于)介电结构124、导电线122及第一隔离材料102的区段108延伸。例如，通过利用减材工艺，可在不使用一或多种镶嵌工艺且无需相邻于(例如，下伏)导电线122形成额外材料的情况下，形成开口120及导电线122，此将为促进镶嵌工艺所需要。常规装置结构通常包含位于常规导电线(例如，位线)与常规隔离材料(例如，氧化物材料)之间的另一材料，例如蚀刻停止材料(例如，氮化物材料)。此类氮化物材料通常经定位相邻于常规形成的位线通孔，且可表征为所谓的“氮化物停止蚀刻”材料。根据本公开的实施例，互连结构114可经形成侧向相邻于第一隔离材料102(例如，氧化物材料)，而非侧向相邻氮化物材料。因此，使用减材图案化工艺形成装置结构100的开口120及导电线122通过使得开口120能够通过单一处理动作形成到所要深度来提供优于常规工艺(例如，单一镶嵌工艺)提供改进，因此消除处理动作，同时避免额外隔离材料(例如，氮化物材料)的不必要浪费。互连结构114可直接位于接触结构110与导电线122之间且与其可操作地耦合。
57.在一些实施例中，可在减材图案化工艺期间移除互连结构114的至少部分。在此类实施例中，介电结构124及/或导电线122经形成以使用所谓“辅助自对准”工艺与下伏导电材料(例如，互连结构114)自对准。因此，介电结构124及导电线122可经定位在互连结构114上方(例如，与其直接垂直对准)，使得介电结构124、导电线122及互连结构114中的每一个的外侧表面中的一个彼此垂直对准。换句话说，介电结构124、导电线122及互连结构114中的每一个的外侧表面可沿着其至少一侧直接垂直对准。替代地或另外，互连结构114的外侧表面中的至少一些可相邻于第一隔离材料102的第一残余部分126(例如，剩余部分)，所述第一残余部分沿第一方向(例如，x方向)侧向相邻互连结构114及开口120(例如，在其之间)。
58.开口120可从介电结构124的上部表面垂直地延伸到第一隔离材料102，而不延伸到接触结构110的上部垂直边界(例如，上部表面112)。因此，互连结构114的外侧表面的下部部分可侧向相邻第一隔离材料102的第二残余部分128(例如，剩余部分)，所述第二残余部分经定位沿垂直方向(例如，z方向)垂直相邻导电线122及接触结构110的上部表面112(例如，在其之间)。换句话说，第一隔离材料102的剩余部分(例如，第一残余部分126及第二残余部分128)可接近接触结构110的上部表面112及互连结构114形成第一隔离材料102的“l形状”结构，且在至少两个连续侧上界定开口120的至少一些。第一残余部分126及第二残余部分128可保护接触结构110及互连结构114免受随后进行的处理动作，例如材料移除动作。
59.个别柱状结构104，连同对应的个别接触结构110及个别互连结构114，与导电线122中的单一(例如，一个)相关联。为了清楚且易于理解图式及相关联描述，图1d中不存在
额外柱状结构104以及对应个别接触结构110及个别互连结构114。换句话说，从图1d的角度来看，每组四(4)个柱状结构104中的三(3)个额外柱状结构104中的每一个定位到页面平面中半个节距深(例如，沿y方向)且与每组四(4)个导电线122中的三(3)个导电线122相关联。然而，本公开不限于此，且可考虑柱状结构104、接触结构110、互连结构114及导电线122的额外配置。
60.接着参考图1e，第二隔离材料130可经形成相邻于介电结构124的暴露上部表面(例如，在其上或上方)以大体上覆盖开口120及介电结构124。第二隔离材料130的部分可形成在开口120中，例如在介电结构124、导电线122及区段108的侧壁上。然而，开口120的大部分体积可大体上不含第二隔离材料130。第二隔离材料130可经形成接近开口120的顶端以密封其中中心部分中的未填充空间，在开口120的中心部分内形成气隙132(例如，空隙、未填充体积)中的一或多个。在一些实施例中，气隙132中的至少一些包含气态材料(例如，空气、氧气、氮气、氩气、氦气或其组合)。在其它实施例中，气隙132包含真空(例如，完全没有物质的空间)。气隙132由在开口120内且相邻于开口120(例如，在其上方)的第二隔离材料130的部分界定。气隙132的上部表面由开口120上方的第二隔离材料130的下部表面界定。气隙132的下部表面由开口120内的第一隔离材料102的表面界定，例如开口120的底部的第一隔离材料102的水平表面。气隙132的侧壁由开口120内的第二隔离材料130界定，例如在介电结构124、导电线122及第一隔离材料102的区段108的侧壁上。如在图1f中更详细地展示，气隙132具有高度h3，其从介电结构124的上部表面延伸到开口120的底部处的第一隔离材料102的表面。
61.气隙132侧向相邻于介电结构124、导电线122及第一隔离材料102的第一残余部分126。例如，气隙132侧向相邻于导电线122，其中气隙132的部分在侧向相邻导电线122的上部表面122a的平面(例如，侧向相邻介电结构124)上面延伸，且气隙132的部分在侧向相邻导电线122的下部表面122b的平面(例如，侧向相邻互连结构114及/或第一隔离材料102的区段)下面延伸。换句话说，气隙132中的一或多个(例如，单一)在侧向邻近导电线122之间延伸，其中气隙132的垂直范围超过导电线122的垂直范围(例如，垂直在其上面且垂直在其下面)。由于气隙132的部分在气隙132的中点上面延伸，且气隙132的部分在导电线122的气隙132的中点下面延伸，因此气隙132可侧向插入在相邻导电线122之间，且可沿垂直方向展现比导电线122的高度相对大的高度，如参考图1f更详细地描述。
62.气隙132可形成在开口120的中心部分中且在形成第二隔离材料130之后大体上延伸穿过开口120的高度。气隙132的细长部分可沿第二方向(例如，y方向)延伸，其中气隙132的至少一部分经定位紧相邻导电线122。此外，气隙132可与接触结构110的至少一部分直接垂直对准，使得气隙132的至少部分直接位于接触结构110的部分上方(例如，与其垂直对准)。在一些情况下，气隙132可用作具有约1的介电常数(k)的绝缘体材料。气隙132可限制电容(例如，寄生电容、杂散电容)且增加侧向邻近导电线122之间的短路容限，且可减少其之间的串扰。
63.在一些实施例中，第二隔离材料130的部分可形成在开口120内且相邻于介电结构124、导电线122及/或第一隔离材料102的区段108的侧表面(例如，侧壁)。第二隔离材料130还可在开口120的底部部分内接触第一隔离材料102的表面。换句话说，第二隔离材料130的至少部分可形成在开口120中且相邻于(例如，侧向相邻于)介电结构124及第一残余部分
126，如在图1e中所展示。因此，在一些实施例中，第二隔离材料130的至少一部分侧向相邻第一隔离材料102。在其它实施例中，至少一些(例如，每一)开口120大体上没有(例如，大体上不存在，大体上完全没有)第二隔离材料130，使得第二隔离材料130的下部垂直边界经定位在介电结构124的上部表面处或在其上面，其中无任何第二隔离材料130位于开口120内。开口120内的气隙132可经配置(例如，经定大小、经塑形等)以减少相邻导电线122之间的寄生(例如，杂散)电容。在一些实施例中，气隙132沿至少一个水平方向(例如，x方向)展现大体上矩形轮廓，例如，当开口120无第二隔离材料130时。在其它实施例中，气隙132展现大体上盘形轮廓，例如“v形”轮廓或“u形”轮廓，在包含在开口120内的第二隔离材料130的部分的实施例中。在其它实施例中，气隙132展现大体上锥形(例如，截锥体、倒截锥体、大体上y形)轮廓或例如，所谓“沙漏”(例如，凹形弓形)轮廓。
64.第二隔离材料130可由至少一种介电材料形成且包含至少一个介电材料，例如以下各项中的一或多个：至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
及mgo
x
中的一或多个)，至少一种介电氮化物材料(例如，siny)，至少一种介电氮氧化物材料(例如，sio
x
ny)及至少一种介电羧氮化物材料(例如，sio
xcz
ny)，及非晶碳。在一些实施例中，第二隔离材料130由sio2形成且包含sio2。在其它实施例中，第二隔离材料130由低k介电材料形成且包含低k介电材料。第二隔离材料130可或可不包含与第一隔离材料102的至少一种介电材料(例如，交替的材料的堆叠的绝缘结构)大体上相同的材料组合物。第二隔离材料130可为大体上均质的，或第二隔离材料130可为异质的。如果第二隔离材料130为异质的，那么包含在第二隔离材料130中的一或多种元素的量可在整个第二隔离材料130的不同部分中可逐步变化(例如，突然改变)，或可连续变化(例如，逐渐改变，例如线性、抛物线)。在一些实施例中，第二隔离材料130为大体上均质的。在进一步实施例中，第二隔离材料130为异质的。第二隔离材料130可例如由至少两个不同的介电材料堆叠(例如，叠层)且包含至少两个不同介电材料的堆叠(例如，叠层)。
65.第二隔离材料130可使用本文中未详细描述的实现气隙132的常规工艺(例如，常规沉积工艺，例如旋涂、毯式涂覆、cvd及pvd中的一或多个；常规材料移除工艺，例如常规cmp工艺)及常规处理设备来形成。例如，可使用一或多种常规非保形沉积工艺(例如，至少一种常规非共形pvd工艺)在介电结构124的暴露表面的部分上或上方形成第二隔离材料130。此后，第二隔离材料130可经受至少一种常规平面化工艺(例如，至少一种常规cmp工艺)以促进或增强第二隔离材料130的上部边界(例如，上部表面)的平面性。在形成第二隔离材料130之后，介电结构124可保留在装置结构100中，以便于促进形成相邻于导电线122的气隙132。通过在减材图案化工艺期间使用介电结构124的介电材料118(图1c)作为掩模且通过允许形成相邻于导电线122的气隙132，介电结构124通过允许使用比常规装置结构更少的处理动作及更少的材料形成装置结构100来服务多于一个(例如，双重)目的。
66.图1f为图1e的装置结构100的部分的放大图。如在图1f中所展示，个别气隙132可包含上部部分132a、中心部分132b(例如，中点)及下部部分132c。出于说明的目的，上部部分132a通过中心部分132b与下部部分132c分开。中心部分132b可侧向相邻于导电线122的中点134(例如，沿垂直方向的中点)，其中气隙132的部分在气隙132的中心部分132b上面延伸且气隙132的部分相对于导电线122的垂直中点134在气隙132的中心部分132b下面延伸。
在一些实施例中，上部部分132a及下部部分132c的高度大体上相同，使得气隙132的上部部分132a沿垂直方向的的高度与气隙132的下部部分132c沿垂直方向的高度大体上相同(例如，大体上相等)。
67.虽然装置结构100在图1f中说明为包括气隙132的上部部分132a及下部部分132c相对于导电线122的垂直中点134的特定(例如，对称)定向，此布置经展示仅出于说明目的，且可考虑包含气隙132的上部部分132a及下部部分132c相对于导电线122的垂直中点134的其它(例如，不对称的)定向的装置结构100的任何配置。例如，上部部分132a及下部部分132c可在中心部132b的上面及下面延伸不相等高度，使得气隙132的至少一些的上部部分132a的高度不同于(例如，大体上不等于))下部部分132c的高度。例如，在气隙132中的至少一些中，上部部分132a的高度可大于或替代地小于下部部分132c的高度。气隙132的上部部分132a及下部部分132c相对于中心部分132b的高度可至少部分地归因于中心部分132b上面的介电结构124的高度及开口120在第一隔离材料102内的高度。气隙132的垂直定向可经剪裁(例如，选择)以满足特定装置结构的设计准则。
68.导电线122的导电材料116(图1c)可经形成以具有所要高度h1。导电材料116的高度h1可至少部分地基于导电线122的所要高度来选择。通过非限制性实例，导电线122的高度h1可在从约5nm到约50nm的范围内，例如从约5nm到约10nm、从约10nm到约20nm，从约20nm到约30nm，从约30nm到约40nm，或从约40nm到约50nm。
69.介电结构124的介电材料118(图1c)可经形成以具有所要高度h2。如上文参考图1d所论述，介电材料118最初可经形成以具有更大的高度，以便实现介电结构124的所要高度h2。介电结构124的高度h2可至少部分地基于导电线122与待通过装置结构100的随后处理形成在介电结构124上或上方的额外结构之间的所要垂直偏移(例如，沿z方向)来选择。介电结构124的高度h2可至少部分地基于位于相邻导电线122之间且在中心部分132b上方延伸的气隙132的所要高度来选择。通过非限制性实例，介电结构124的高度h2可在从约5nm到约50nm的范围内，例如从约5nm到约10nm、从约10nm到约20nm，从约20nm到约30nm，从约30nm到约40nm，或从约40nm到约50nm。在一些实施例中，介电结构124的高度h2大体上等于导电线122的高度h1。
70.如上文参考图1e所论述，气隙132侧向相邻于导电线122，其中气隙132的上部部分132a在侧向相邻导电线122的上部表面122a的平面(例如，侧向相邻介电结构124)上面延伸，且气隙132的下部部分132c在侧向相邻导电线122的下部表面122b的平面(例如，侧向相邻互连结构114及/或第一隔离材料102的区段108)下面延伸。因此，个别气隙132的上部部分132a侧向相邻介电结构124且侧向相邻导电线122的上部部分(例如，在其垂直中点134上面)延伸且下部部分132c侧向相邻互连结构延伸114及/或第一隔离材料102的区段108且侧向相邻导电线122的下部部分(例如，在其垂直中点134下面)延伸。开口120可经形成以具有所要高度h3。开口120的高度h3可至少部分地基于形成在其中的气隙132的所要高度来选择。在一些实施例中，气隙132的高度h3对应于开口120的高度h3。通过非限制性实例，开口120且因此气隙132的高度h3可在从约30nm到约200nm的范围内，例如从约30nm到约50nm，从约50nm到约100nm、从约100nm到约150nm或从约150nm到约200nm。在一些实施例中，气隙132的高度h3在从约50nm到约100nm的范围内。
71.气隙132的高度h3可相对大于导电线122的高度h1或介电结构124的高度h2。此外，
气隙132的高度h3可相对大于导电线122的高度h1与介电结构124的高度h2的组合高度，如图1f中所展示。在一些实施例中，开口120具有在介于约5:1到约40:1之间的范围内的纵横比(例如，高纵横比(har))，例如介于约5:1到约10:1之间、介于约10:1与约20:1之间、或介于约20:1与约40:1之间。开口120且因此气隙132的高度h3可相对小于装置结构100内的接触结构110的深度d1。深度d1可对应于介电结构124的上部表面与接触结构110的上部表面112之间的距离(例如，沿z方向)，使得第一隔离材料102(例如，其第二残余部分128)中的至少一些在气隙132与接触结构110的上部表面112之间延伸。换句话说，第二残余部分128将气隙132与接触结构110的上部表面112分开。
72.继续参考图1f，互连结构114可具有宽度w1(例如，沿x方向的水平尺寸)，且接触结构110可具有比互连结构114的宽度w1大的宽度w2(例如，自其上部表面112取得)。通过非限制性实例，互连结构114的宽度w1可在从约10nm到约100nm的范围内，例如从约10nm到约20nm、从约20nm到约30nm，从约30nm到约50nm，或从约50nm到约100nm，且接触结构110的宽度w2可在从约20nm到约200nm的范围内，例如从约20nm到约50nm，从约50nm到约100nm，或从约100nm到约150nm，或从约150nm到约200nm。在一些实施例中，互连结构114的宽度w1在从约10nm到约50nm的范围内，且接触结构110的宽度w2在从约50nm到约150nm的范围内。
73.开口120且因此气隙132(例如，在其最大水平范围处)可具有宽度w3，且导电线122可具有气隙132的宽度w3相对小的宽度w4。通过非限制性实例，气隙132的宽度w3可在从约10nm到约100nm的范围内，例如从约10nm到约20nm、从约20nm到约30nm，从约30nm到约50nm，或从约50nm到约100nm，且导电线122的宽度w4可在从约10nm到约100nm的范围内，例如从约10nm到约20nm，从约20nm到约30nm，或从约30nm到约50nm，或从约50nm到约100nm。在一些实施例中，气隙132的宽度w3在从约20nm到约100nm的范围内，且导电线122的宽度w4为在从约10nm到约60nm的范围内。此外，气隙132的宽度w3可例如在比导电线122的宽度w4大从约1％到约500％(例如，从约10％到约250％、从约25％到约125％，从约50％到约100％)的范围内。在其它实施例中，导电线122的宽度w4大于或替代地随后等于气隙132的宽度w3。
74.此外，水平相邻的导电线122之间的节距136可在从约20nm到约200nm的范围内，例如从约20nm到约50nm，从约50nm到约100nm，或从约100nm到约200nm。节距136包含对应于导电线122的宽度w4的第一宽度136a及对应于气隙132的宽度w3的第二宽度136b。在一些实施例中，线宽:空间宽度的比率(例如，导电线122的宽度与气隙132的宽度的比率)小于一(1)。换句话说，导电线122的宽度w4相对小于气隙132的宽度w3。换句话说，导电线122沿至少一个水平方向(例如，沿x方向)的侧向范围为开口120且因此气隙132的范围的一小部分。在一些实施例中，线:空间比率(例如，w4:w3比率)大体上为均匀的(例如，1:1)。在其它实施例中，线:空间比率大于1:1(例如，60:40、70:30或80:20)。线:空间比可经剪裁以具有在导电线122的宽度w4与气隙132的宽度w3之间的所要值，所述值可至少部分地基于装置结构100的设计要求来选择。
75.通过利用上文所描述工艺(例如，导电线122的减材图案化工艺)来形成装置结构100来实现多种优势。通过使用减材工艺，导电线122的临界尺寸(例如，宽度)可相对小于侧向介于其之间的气隙132的临界尺寸(例如，宽度)，此减小相邻导电线122之间的寄生电容。由于开口120侧向相邻于导电线122，其中开口120的部分在侧向相邻导电线122的上部表面122a的平面(例如，侧向相邻介电结构124)上面延伸，且开口120的部分在侧向相邻导电线
122的下部表面122b的平面(例如，侧向相邻互连结构124及第一隔离材料102)下面延伸，位于开口120内的气隙132侧向相邻于导电线122，其中气隙132的部分在侧向相邻导电线122的上部表面122a的平面上面延伸且气隙132的部分在侧向相邻导电线122的下部表面122b的平面下面延伸，进一步减少相邻导电线122之间的寄生电容。根据本公开的实施例的气隙132可将邻近导电线122之间的电容减小高达65％。在一些情况下，减小的电容继而可提供约5％与约10％之间的减少编程时间。使气隙132在导电线122下面延伸还允许减小侧向邻近互连结构114之间的寄生电容。由于导电线122是通过移除导电材料116的部分(图1c)来形成，气隙132的形成可通过不仅移除导电材料116的部分而且移除下伏导电材料116的第一绝缘材料102的部分来完成。因此，可使用减材工艺来开口120且随后形成气隙132的深度延伸到导电材料116下面。导电线122的减材图案化工艺进一步允许互连结构114与导电线122自对准，允许相邻互连结构114之间的尺寸(例如，节距)进一步减少。
76.此外，根据本公开的实施例的装置结构100中的气隙132可使得低电阻率导电材料能够用于导电线122。例如，减材图案化工艺允许导电线122由钨(例如，氮化钨)材料形成且包含钨(例如，氮化钨)材料，所述钨(例如，氮化钨)材料使用pvd工艺形成的，而不是由使用cvd工艺形成的钨材料形成。此外，通过使用减材方法及所得材料，导电线122的至少一个临界尺寸(例如，宽度、高度)可相对小于常规装置结构的常规导电线(例如，位线)的尺寸。因此，可优化导电线122的rc(电阻与电容的乘积)，此可通过允许操作速度(例如，编程时间)的减小与含有装置结构100的设备的性能增加有关。此外，本公开的方法可减少或消除工艺行为，例如蚀刻停止材料的形成，用于形成可用于与装置结构100类似的操作的许多常规设备。通过在单一腔室内使用单一材料移除动作，使用比常规装置结构更少的处理动作形成根据本公开的实施例的装置结构100。在一些情况下，处理动作可减少常规处理动作的一半。
77.根据本公开的实施例的装置结构(例如，在先前参考图1a到1f所描述的处理阶段之后的装置结构100)可包含在微电子装置(例如，例如3d“与非”快闪存储器装置的存储器装置)中。例如，图2说明包含装置结构200(例如，微电子装置结构)的装置201(例如，微电子装置)的简化部分横截面图。装置结构200可大体上类似于先前参考图1a到1f所描述的处理阶段之后的装置结构100。在整个图2及下文相关联描述中，在功能上类似于先前参考图1a到1f中的一或多个所描述的装置结构100的特征的特征(例如，结构、材料、区域)用递增100的相似参考编号指代。为避免重复，本文中未详细描述图2中所展示的所有特征。而是，除非下文另有描述，否则在图2中，由参考编号(其为先前参考图1a到1f中的一或多个所描述的特征的参考编号的100递增)指定的特征将理解为大体上类似于先前所描述的特征且以与先前所描述的特征大体上相同的方式形成。
78.如在图2中所展示，装置201的装置结构200(包含先前参考图1a到1f中的一或多个所描述的其组件)可与装置201的堆叠结构242可操作地相关联。堆叠结构242包含布置成层248的导电结构244(例如，存取线、字线)及绝缘结构246的垂直交替(例如，沿z方向)序列。另外，如在图2中所展示，堆叠结构242包含存储器阵列区域242a，及水平邻近(例如，沿x方向)存储器阵列区域242a的阶梯区域242b。如下文进一步详细描述，装置201进一步包含在堆叠结构242的不同区域(例如，存储器阵列区域242a及阶梯区域242b)的水平边界内的额外组件(例如，特征、结构、装置)。
79.装置201的堆叠结构242的层248可各自个别地包含垂直地邻近绝缘结构246中的至少一个的导电结构244中的至少一个。堆叠结构242可包含所要数量的层248。例如，堆叠结构242可包含大于或等于十(8)个层248，大于或等于十六(16)个层248，大于或等于三十二(32)个层248，大于或等于六十四(64)个层248，大于或等于一百二十八(128)个层248，或大于或等于二百五十六(256)个层248的导电结构244及绝缘结构246。
80.堆叠结构242的层248的导电结构244可由至少一种导电材料形成且包含至少一种导电材料，诸如以下各项中的一或多个：至少一种金属(例如，w、ti、mo、nb、v、hf、ta、cr、zr、fe、ru、os、co、rh、ir、ni、pa、pt、cu、ag、au及al)，至少一种合金(例如，co基合金、fe基合金、ni基合金、fe及ni基合金、co及ni基合金、fe及co基合金、co及ni及fe基合金、al基合金、cu基合金、镁(mg)基合金、ti基合金、钢、低碳钢、无锈钢)，至少一个经导电掺杂半导体材料(例如，经导电掺杂多晶硅、经导电掺杂ge、经导电掺杂sige)，及至少一种含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，导电结构244由金属材料(例如，金属，例如w；合金)形成且包含金属材料。在额外实施例中，导电结构244由经导电掺杂多晶硅形成且包含经导电掺杂多晶硅。导电结构244中的每一个可个别为大体上均质的，或导电结构244中的一或多个可个别为大体上异质的。在一些实施例中，堆叠结构242的导电结构244中的每一个为大体上均质的。在额外实施例中，堆叠结构242的导电结构244中的至少一个(例如，每一个)为异质的。个别导电结构244可例如由至少两个不同的导电材料的堆叠形成且包含至少两个不同的导电材料的堆叠。堆叠结构242的层248中的每一个的导电结构244可各自为大体上平面的，且可各自展现所要厚度。
81.堆叠结构242的层248的绝缘结构246可由至少一种介电材料形成且包含至少一个介电材料，例如以下各项中的一或多个：至少一种介电氧化物材料(例如，sio
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、alo
x
、hfo
x
、nbo
x
、tio
x
、zro
x
、tao
x
及mgo
x
中的一或多个)，至少一种介电氮化物材料(例如，siny)，至少一种介电氮氧化物材料(例如，sio
x
ny)及至少一种介电羧氮化物材料(例如，sio
xcz
ny)。在一些实施例中，绝缘结构246由sio2形成且包含sio2。绝缘结构246中的每一个可个别为大体上均质的，或绝缘结构246中的一或多个可个别为大体上异质的。在一些实施例中，堆叠结构242的绝缘结构246中的每一个为大体上均质的。在额外实施例中，堆叠结构242的绝缘结构246中的至少一个(例如，每一个)为异质的。个别绝缘结构246可例如由至少两种不同介电材料的堆叠形成，且包含所述堆叠。堆叠结构242的层248中的每一个的绝缘结构246可各自为大体上平面的，且可各自个别地展现所要厚度。
82.堆叠结构242的至少一个下部导电结构244可用作装置201的至少一个下部选择栅极(例如，至少一个源极侧选择栅极(sgs))。在一些实施例中，堆叠结构242的垂直最下部层248的单一(例如，仅一个)导电结构244用作装置201的下部选择栅极(例如，sgs)。在一些实施例中，堆叠结构242的上部导电结构244可用作装置201的上部选择栅极(例如，漏极侧选择栅极(sgd))。在一些实施例中，堆叠结构242的垂直最上部层248的水平邻近(例如，沿y方向)导电结构244用作装置201的上部选择栅极(例如，sgd)。在其它实施例中，装置201的上部选择栅极可垂直定位在堆叠结构242上面(例如，在多堆叠装置的额外堆叠结构(未展示)内)，上覆堆叠结构242。
83.仍参考图2，在堆叠结构242的存储器阵列区域242a的水平边界内(例如，沿x方向
及y方向)，装置201可包含垂直地延伸穿过堆叠结构242的柱状结构204。如在图2中所展示，柱状结构204可经形成为大体上完全垂直地延伸穿过堆叠结构242。包含环绕填充材料204b的单元膜204a的沟道材料的柱状结构204可对应于柱状结构104，包含围绕填充材料104b的单元膜104a的沟道材料，先前本文中参考图1a所描述。为了清楚且易于理解图式及相关联描述，导电插塞结构206在图2中不存在，且上文参考图1a描绘且描述为导电插塞结构106。
84.装置结构200可经形成以包含所要数量(例如，数目、量)的柱状结构204。虽然图2将装置结构200描绘为经形成以包含三(3)个柱状结构204，但装置结构200可经形成以包含多于三(3)个(例如，大于或等于八(8)个)，大于或等于十六(16)，大于或等于三十二(32)，大于或等于六十四(64)，大于或等于一百二十八(128)，大于或等于两百五十六(256))个柱状结构204。堆叠结构242的层248的柱状结构204及导电结构244的交点可界定在堆叠结构242的存储器阵列区域242a内彼此串联耦合的存储器单元256的垂直地延伸串。在一些实施例中，在堆叠结构242的每一层248内的导电结构244及柱状结构204的交点处形成的存储器单元256包括所谓的“monos”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元256包括所谓的“tanos”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“betanos”(带/势垒工程tanos)存储器单元，其中每一个为monos存储器单元的子组。在其它实施例中，存储器单元256包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。浮动栅极可水平地插入在柱状结构204的中央结构与堆叠结构242的不同层248的导电结构244之间。装置201可包含在堆叠结构242的存储器阵列区域242a内的任何所要数量及分布的柱状结构204。
85.装置201可进一步包含垂直地上覆堆叠结构242的导电线222(例如，数据线、位线)、垂直地下伏堆叠结构242的至少一个源极结构260(例如，源极线、源极板)，以及垂直地下伏源结构260的至少一个控制装置258。柱状结构204可在导电线222与源极结构260之间(例如，沿z方向)垂直地延伸。源结构260可在堆叠结构242与控制装置258之间垂直地延伸。导电线222及源极结构260可各自个别由至少一种导电材料形成且包含至少一种导电材料，例如以下各项中的一或多个：金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物及经导电掺杂半导体材料。通过非限制性实例，导电线222及/或源极结构260可由以下各项中的一或多个形成且包含以下各项中的一或多个：钨(w)、氮化钨(wny)、镍(ni)、钽(ta)、氮化钽(tany)、硅化钽(tasi
x
)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al)、钼(mo)、钛(ti)、氮化钛(tiny)、硅化钛(tisi
x
)、氮化硅钛(tisi
x
ny)、氮化钛铝(tial
x
ny)、氮化钼(mon
x
)、铱(ir)、氧化铱(iroz)、钌(ru)、氧化钌(ruoz)、至少一种经导电掺杂半导体材料(例如，经导电掺杂多晶硅、经导电掺杂ge、经导电掺杂sige)。装置201可进一步包含相邻于导电线222(例如，在其上或上方)的介电结构224及水平相邻于邻近导电线222的气隙232。介电结构224及气隙232可分别对应于先前参考图1d到1f所描述的介电结构124及气隙132。
86.继续参考图2，控制装置258可包含用于控制装置结构200的其它组件的各种操作的装置及电路系统。通过非限制性实例，控制装置258可包含以下各项中的一或多个(例如，每一个)：电荷泵(例如，v
ccp
电荷泵、v
negwl
电荷泵、dvc2电荷泵)；延迟锁定环(dll)电路系统(例如，环形振荡器)；漏极供应电压(v
dd
)调节器；用于控制阵列(例如，垂直存储器串阵列)的列操作以随后形成在装置结构200内的装置及电路系统，例如解码器(例如，列解码器)、感测放大器(例如，均衡(eq)放大器、隔离(iso)放大器、nmos感测放大器(nsa)、pmos感测放
大器(psa))、修复电路系统(例如，列修复电路系统)、i/o装置(例如，本地i/o装置)、存储器测试装置、阵列多路复用器(mux)，及差错校验(ecc)装置中的一或多个(例如，每一个)；及用于控制装置结构200的存储器区域内的阵列(例如，垂直存储器串阵列)的行操作的装置及电路系统，例如解码器(例如，行解码器)、驱动器(例如，字线(wl)驱动器)、修复电路系统(例如，行修复电路系统)、存储器测试装置、mux、ecc装置及自刷新/损耗均衡装置中的一或多个(例如，每一个)。在一些实施例中，控制装置258包含cmos(互补金属氧化物半导体)电路系统。在此类实施例中，控制装置258可表征为具有“cmos阵列下”(“cua”)配置。
87.在堆叠结构242的阶梯区域242b的水平边界内，堆叠结构242可包含至少一个阶梯结构250。阶梯结构250包含至少部分地由层248的水平端(例如，沿x方向)界定的台阶252。阶梯结构250的台阶252可用作接触区域以将堆叠结构242的层248的导电结构244电耦合到装置201的其它组件(例如，特征、结构、装置)，如下文进一步详细描述。阶梯结构250可包含所要数量的台阶252。此外，如在图2中所展示，在一些实施例中，阶梯结构250中的每一个的台阶252是按次序布置，使得彼此直接水平相邻(例如，沿x方向)的台阶252对应于彼此直接垂直相邻(例如，沿z方向)的堆叠结构242的层248。在额外实施例中，阶梯结构250的台阶252是乱序布置，使得彼此直接水平相邻(例如，沿x方向)的阶梯结构250的至少一些台阶252对应于彼此未直接垂直相邻(例如，沿z方向)的堆叠结构242的层248。
88.仍参考图2，装置201可进一步包含下部导电结构254，其物理且电接触堆叠结构242的阶梯结构250的台阶252中的至少一些(例如，每一个)以提供对堆叠结构242的导电结构244的电接入。下部导电结构254可在阶梯结构250的台阶252处耦合到堆叠结构242的层248的导电结构244。如在图2中所展示，下部导电结构254可物理接触并从阶梯结构250的台阶252处的导电结构244向上垂直地延伸(例如，沿正z方向上)到可相邻于下部接触结构262(例如，在其上或上方)的额外结构(例如，存取装置、垂直晶体管)的下部接触结构262。
89.装置201可进一步包含相邻于堆叠结构242(例如，在其上或上方)的第一隔离材料202及相邻于第一隔离材料202(例如，在其上或上方)的第二隔离材料230。第一隔离材料202及第二隔离材料230可分别对应于先前参考图1a到1f所描述的第一隔离材料102及第二隔离材料130。如在图2中所展示，第一隔离材料202可垂直插置(例如，沿z方向)在堆叠结构242与第二隔离材料230之间。第一隔离材料202可大体上覆盖堆叠结构242的阶梯区域242b内的阶梯结构250，且可大体上环绕阶梯结构250的台阶252上的下部导电结构254的侧表面(例如，侧壁)。第一隔离材料202可展现大体上平面上面垂直边界，及与在其下方的至少堆叠结构242(包含其阶梯结构250)的形貌互补的大体上非平面下部垂直边界。第二隔离材料230可大体上覆盖堆叠结构242的存储器阵列区域242a内的介电结构224的上部表面。第二隔离材料230可经形成以密封邻近导电线222之间的未填充空间以在其间形成气隙232(例如，空隙、未填充体积)。气隙232侧向相邻于导电线222，其中气隙232的部分在侧向相邻导电线222(例如，侧向相邻介电结构224)的上部表面的平面上面延伸，且气隙232的部分在侧向相邻导电线222(例如，侧向相邻互连结构214及/或第一隔离材料202的区段)的下部表面的平面下面延伸。在一些实施例中，第二隔离材料230的部分可侧向相邻于第一隔离材料202的侧表面(例如，侧壁)。接触结构210可经定位相邻于柱状结构204的上部部分内的导电插塞结构206(未展示)的最上部表面(例如，在其上或上方)。接触结构210可对应于先前本文中参考图1a所描述的接触结构110。
90.因此，根据本公开的实施例，形成设备的方法包括形成垂直地延伸穿过第一隔离材料的柱状结构、形成可操作地耦合到柱状结构的导电线、形成上覆导电线的介电结构，及在邻近导电线之间形成气隙。气隙侧向相邻于导电线，其中气隙的部分在侧向相邻导电线的上部表面的平面上面延伸，且气隙的部分在侧向相邻导电线的下部表面的平面下面延伸。
91.此外，根据本公开的额外实施例，一种设备包括垂直地延伸穿过隔离材料的柱状结构，可操作地耦合到柱状结构的导电线，上覆导电线的介电结构及在侧向邻近导电线之间的气隙。气隙侧向相邻于导电线，其中气隙的上部部分侧向相邻于介电结构延伸，且气隙的下部部分侧向相邻于隔离材料的区段延伸。
92.可在本公开的微电子装置的实施例中使用包含装置结构100、200(例如图1a到1f及图2中所展示的装置结构)中的一或多个的设备。图3为根据本公开的实施例的说明性微电子装置300(例如，3d“与非”快闪存储器装置)的框图。微电子装置300可包含至少一个存储器单元阵列302，例如多个存储器阵列。微电子装置300可进一步包含至少一个外围电路304，其从微电子装置300的外部输入数据，因此提供对至少一个存储器单元阵列302的存取。微电子装置300可进一步包含用于产生输入电压的电荷泵电路306。外围电路304及电荷泵电路306可包含一或多个电容器。外围电路304及电荷泵电路306可通过电容器与至少一个存储器单元阵列302电连通。例如，微电子装置300可包含存储器单元阵列302，其可包含互补金属氧化物半导体(cmos)区域，例如下伏存储器单元阵列302的cmos阵列下(cua)区域308。存储器单元阵列302可包含连接到存取线(例如，字线)及数据线(例如，位线)的存储器单元。此外，cua区域308可下伏存储器单元阵列302且包含其支持电路系统。支持电路系统可支持以堆叠配置存在的一或多个额外存储器单元阵列。例如，微电子装置300，包含具有存储器单元的存储器单元阵列302，可为二维(2d)以便展现单层叠(例如，单层、单层级)的存储器单元，或可为三维(3d)以便展示存储器单元的多个层叠(例如，多个层级、多个层)。在堆叠配置中，cua区域308可促进存取每一阵列中的一或多个存储器单元。例如，cua区域308可促进耦合到存储器单元阵列302的沟道的存储器单元、耦合到额外存储器单元阵列302(其耦合到存储器单元阵列302)的沟道的存储器单元与控制器之间传送数据。
93.因此，根据本公开的实施例，一种形成存储器装置的方法包括在垂直地延伸穿过交替的导电材料及介电材料的堆叠的开口中形成柱状结构，及形成包括交替的导电材料及介电材料的堆叠的材料的至少一个阶梯结构。至少一个阶梯结构侧向相邻于柱状结构。所述方法包括形成上覆柱状结构的导电线，形成上覆堆叠的至少部分的电绝缘材料，以及在至少部分地垂直地延伸穿过堆叠的额外开口内形成气隙。气隙插入在侧向邻近导电线之间，且气隙在上覆导电线的电绝缘材料的部分之间。
94.此外，根据本公开的额外实施例，公开一种包括至少一个存储器单元阵列的存储器装置。至少一个存储器单元阵列包括沿第一水平方向延伸的存取线及沿大体上横向于第一水平方向的第二水平方向延伸的数据线。至少一个存储器单元阵列包括可操作地连接到数据线的互连结构、在其与互连结构相对的侧上相邻数据线的介电结构、及在侧向邻近介电结构、数据线及互连结构之间垂直地延伸的气隙。
95.根据本公开实施例的装置结构(例如，之前参考图1a到1f描述的装置结构100)及微电子装置(例如，先前参考图2描述的装置结构200)公开可用于本公开的电子系统的实施
例中。例如，图4为根据本公开的实施例的说明性电子系统400的框图。电子系统400可包括，例如，计算机或计算机硬件组件、服务器、或其它网络硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、wi-fi或具有蜂窝功能的平板，例如或平板、电子书、导航装置等。电子系统400包含至少一个存储器装置420。存储器装置420可包含例如本文中先前所描述的微电子装置(例如，装置结构100、200)的实施例。电子系统400可进一步包含至少一个电子信号处理器装置410(通常经称为“微处理器”)。电子信号处理器装置410可视情况包含本文中先前所描述的微电子装置的实施例(例如，装置结构100、200)。电子系统400可进一步包含一或多个输入装置430，用于由用户将信息输入到电子系统400，例如，鼠标或其它指示装置、键盘、触摸板、按钮或控制面板。电子系统400可进一步包含一或多个输出装置440用于向用户输出信息(例如，视觉或音频输出)，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置430及输出装置440可包括可用于既将信息输入到电子系统400且将视觉信息输出到用户的单一触摸屏装置。输入装置430及输出装置440可与存储器装置420及电子信号处理器装置410中的一或多个电连通。
96.因此，根据本公开的实施例，一种电子系统包括至少一个输入装置、至少一个输出装置、可操作地耦合到至少一个输入装置及至少一个输出装置的至少一个处理器装置，以及可操作地耦合到所述至少一个处理器装置的存储器装置。所述存储器装置包括沿水平方向延伸的导电线，及将水平邻近导电线分开的气隙，其中导电线的宽度与气隙的宽度的比率小于1。
97.如与常规结构、常规装置及常规系统相比，本公开的结构、装置及系统有利地促进组件的经改进简单性、更大的封装密度及增加的小型化中的一或多个。如与常规装置(例如，常规设备、常规微电子装置、常规存储器装置)及常规系统(例如，常规电子系统)相比，本公开的方法及结构促进形成具有以下各项中的一或多个的装置(例如，设备、微电子装置、存储器装置)及系统(例如，电子系统)：经改进性能、可靠性及耐久性、更低成本、增加合格率、增加组件小型化、经改进图案质量及更大封装密度。
98.可不具限制地进一步表征本公开的实施例，如下文所陈述。
99.实施例1：一种形成设备的方法，其包括：形成垂直地延伸穿过第一隔离材料的柱状结构；形成可操作地耦合到所述柱状结构的导电线；形成上覆所述导电线的介电结构；及在邻近导电线之间形成气隙，所述气隙侧向相邻于所述导电线，其中所述气隙的部分在所述侧向相邻导电线的上部表面的平面上面延伸，且所述气隙的部分在所述侧向相邻导电线的下部表面的平面下面延伸。
100.实施例2：根据实施例1所述的方法，其进一步包括：形成相邻于所述柱状结构的接触结构；及直接在所述接触结构与所述导电线之间形成互连结构并与其可操作地耦合。
101.实施例3：根据实施例2所述的方法，其中形成所述互连结构包括在单一镶嵌工艺中形成所述互连结构。
102.实施例4：根据实施例2或实施例3所述的方法，其中在所述导电线之间形成所述气隙包括在单一材料移除工艺中在材料移除装置的单一腔室内形成在所述介电结构、所述导电线及所述互连结构中的每一个之间垂直地延伸的开口。
103.实施例5：根据实施例1到4中任一项所述的方法，其中所述气隙的至少一些经定向
绕所述导电线的垂直中点大体上对称。
104.实施例6：根据实施例1到5中任一项所述的方法，其中形成所述气隙包括相邻于所述介电结构的上部表面形成第二隔离材料，所述第二隔离材料的至少一部分经形成侧向相邻于所述第一隔离材料。
105.实施例7：根据实施例1到6中任一项所述的方法，其中形成所述气隙包括使所述气隙在侧向邻近介电结构之间延伸且使所述气隙在所述第一隔离材料的侧向邻近区段之间延伸。
106.实施例8：根据实施例1到7中任一项所述的方法，其中形成所述导电线包括相邻于所述第一隔离材料形成导电材料的连续部分，且将所述导电材料的部分移除以在单一减材图案化程序中形成所述导电线。
107.实施例9：一种设备，其包括：柱状结构，其垂直地延伸穿过隔离材料；导电线，其可操作地耦合到所述柱状结构；介电结构，其上覆所述导电线；及气隙，其在侧向邻近导电线之间，所述气隙侧向相邻于所述导电线，其中所述气隙的上部部分侧向相邻于所述介电结构延伸且所述气隙的下部部分侧向相邻于所述隔离材料的区段延伸。
108.实施例10：根据实施例9所述的设备，其中所述气隙沿水平方向的宽度相对大于所述导电线沿所述水平方向的宽度。
109.实施例11：根据实施例9或实施例10所述的设备，其中所述气隙沿垂直方向的高度相对大于所述导电线及所述介电结构沿所述垂直方向的组合高度。
110.实施例12：根据实施例9到11中任一项所述的设备，其进一步包括下伏所述导电线且可操作地耦合到所述导电线的互连结构，所述气隙在侧向邻近互连结构之间。
111.实施例13：根据实施例9到12中任一项所述的设备，其中所述介电结构包括硬掩模材料的分段部分。
112.实施例14：根据实施例9到13中任一项所述的设备，其中所述气隙的高度大体上等于所述介电结构、所述导电线及所述隔离材料的所述区段的组合高度。
113.实施例15：根据实施例9到14中任一项所述的设备，其中所述隔离材料的部分在至少两个连续侧上形成环绕所述气隙的l形结构。
114.实施例16：一种形成存储器装置的方法，其包括：在垂直地延伸穿过交替的导电材料及介电材料的堆叠的开口中形成柱状结构；形成至少一个阶梯结构，所述阶梯结构包括交替的导电材料及介电材料的所述堆叠的材料，所述至少一个阶梯结构侧向相邻于所述柱状结构；形成上覆所述柱状结构的导电线；形成上覆所述堆叠的至少部分的电绝缘材料；形成至少部分地垂直地延伸穿过所述堆叠的额外开口；及形成相邻于所述电绝缘材料以在所述额外开口内形成气隙的介电材料，所述气隙插入在侧向邻近导电线之间，且所述气隙在上覆所述导电线的所述电绝缘材料的部分之间。
115.实施例17：根据实施例16所述的方法，其进一步包括：形成所述额外开口以垂直地延伸穿过所述电绝缘材料、所述导电线及所述堆叠的所述介电材料的至少部分中的每一个，其中形成所述额外开口包括在单一材料移除程序将材料从所述电绝缘材料、所述导电线及所述堆叠的所述介电材料的所述至少部分中的每一个移除。
116.实施例18：根据实施例16或实施例17所述的方法，其进一步包括形成下伏所述导电线的导电通孔结构，其中形成所述气隙包括用所述气隙中的一或多个将侧向邻近导电通
孔结构彼此分开。
117.实施例19：根据实施例18所述的方法，其中形成所述导电通孔结构包括形成所述导电通孔结构以沿着所述导电通孔结构的至少一个侧表面与所述导电线自对准。
118.实施例20：根据实施例16到19中任一项所述的方法，其中在所述额外开口内形成所述气隙包括在所述侧向邻近导电线之间形成单一气隙，所述单一气隙在所述侧向相邻导电线的上部表面的平面上面延伸且所述气隙的部分在所述侧向相邻导电线的下部表面的平面下面延伸。
119.实施例21：根据实施例16到20中任一项所述的方法，其中形成所述柱状结构包括形成存储器柱状结构，所述存储器柱状结构包括环绕填充材料的单元膜的沟道材料。
120.实施例22：根据实施例16到21中任一项所述的方法，其中形成交替的导电材料及介电材料的所述堆叠包括在包括互补金属氧化物半导体(cmos)电路系统的控制装置上方垂直地形成所述堆叠。
121.实施例23：根据实施例22所述的方法，其进一步包括在所述控制装置与所述堆叠之间垂直地形成源极层。
122.实施例24：一种存储器装置，其包括：至少一个存储器单元阵列，其包括：存取线，其沿第一水平方向延伸；数据线，其沿第二水平方向延伸，大体上横向于所述第一水平方向；互连结构，其可操作地连接到所述数据线；介电结构，其在其与所述互连结构相对的侧上相邻的所述数据线；及气隙，其在侧向邻近介电结构、数据线及互连结构之间垂直地延伸。
123.实施例25：根据实施例24所述的存储器装置，其中所述互连结构侧向相邻氧化物材料而不侧向相邻氮化物材料。
124.实施例26：根据实施例24或实施例25所述的存储器装置，其中所述气隙的高度在从约50nm到约100nm的范围内。
125.实施例27：根据实施例24到26中任一项所述的存储器装置，其中所述数据线沿所述第一水平方向的宽度相对小于所述气隙沿所述第一水平方向的宽度。
126.实施例28：根据实施例24到27中任一项所述的存储器装置，其进一步包括：垂直地延伸穿过所述至少一个存储器单元阵列的柱状结构；下伏所述至少一个存储器单元阵列的源极结构；及电耦合到所述数据线及所述源极结构的控制装置，其中所述柱状结构包括电耦合到所述数据线及所述源极结构的存储器单元串。
127.实施例29：根据实施例24到28中任一项所述的存储器装置，其中所述气隙的高度大体上等于所述介电结构、所述数据线及所述互连结构的部分的组合高度。
128.实施例30：一种电子系统，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述至少一个输入装置及所述至少一个输出装置；及存储器装置，其可操作地耦合到所述至少一个处理器装置，所述存储器装置包括：导电线，其沿水平方向延伸；及气隙，其将水平邻近导电线分开，其中所述导电线的宽度与所述气隙的宽度的比率小于1。
129.实施例31：根据实施例30所述的电子系统，其进一步包括下伏所述导电线的互连结构及下伏所述互连结构的接触结构，所述气隙经定位与所述接触结构的至少一部分直接垂直对准。
130.实施例32：根据实施例30或实施例31所述的电子系统，其中所述导电线包括位线、沿所述水平方向延伸的所述气隙的细长部分，其中所述气隙的至少部分经定位紧相邻于所述位线。
131.实施例33：根据实施例30到32中任一项所述的电子系统，其中所述存储器装置包括3d“与非”快闪存储器装置。
132.虽然已结合各图描述特定说明性实施例，但所属领域普通技术人员将认识到并了解：由本公开囊括的实施例不限于本文中明确展示及描述的那些实施例。确切地说，可在不脱离本公开所涵盖的实施例(例如下文所主张的那些实施例，包含合法等效物)的范围的情况下对本文中所描述的实施例进行许多添加、删除和修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍然囊括在本公开的范围内。