集成电路器件的制作方法

集成电路器件
1.相关申请的交叉引用
2.本技术要求于2020年8月13日向韩国知识产权局提交的韩国专利申请no.10-2020-0102058的优先权，其全部内容通过引用方式并入本文中。
技术领域
3.本发明构思涉及一种集成电路器件，并且更具体地，涉及一种包括具有外围单元(cop)结构的非易失性存储器件的集成电路器件。


背景技术：

4.在电子工业中，包括存储器件的集成电路器件的容量正在增加并且变得高度集成。另外，存储单元的尺寸变得越来越小，并且存储器件中包括的操作电路和布线结构变得越来越复杂。因此，需要具有具有高度集成的结构和良好的电特性的存储器件的集成电路器件。特别地，包括具有cop结构的非易失性存储器件在内的集成电路器件需要增强上布线层与下布线层之间的接触可靠性。


技术实现要素：

5.本发明构思提供了一种集成电路器件，该集成电路器件具有如下结构，其中在高度集成的存储器件中，增强了上布线层与下布线层之间的接触可靠性，从而提供了良好的电特性。
6.本发明构思的目的不限于上述目的，但是本领域普通技术人员将从下面的描述中清楚地理解本文中未描述的其它目的。
7.根据本发明构思的一方面，一种集成电路器件包括：衬底；外围电路结构，设置在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；导电板，覆盖外围电路结构的一部分；单元阵列结构，设置在外围电路结构上并且导电板介于其间，该单元阵列结构包括存储单元阵列和围绕该存储单元阵列的绝缘层；通孔，在垂直于衬底顶面的方向上穿过绝缘层以连接到下布线；以及蚀刻引导构件，设置在与导电板相同水平的绝缘层中，以与通孔的一部分接触。
8.根据本发明构思的另一方面，一种集成电路器件包括：衬底；外围电路结构，设置在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；单元阵列结构，在竖直方向上与外围电路结构重叠，并且包括存储堆叠，该存储堆叠包括在竖直方向上堆叠的多个栅极线和在竖直方向上穿过多个栅极线的沟道结构；导电板，设置在外围电路结构与单元阵列结构之间；通孔，在导电板的外部穿过单元阵列结构并且延伸到外围电路结构的内部，以连接到下布线；以及蚀刻引导构件，设置在与导电板相同的水平，具有与导电板的厚度相同的厚度，并且包括与导电板相同的材料，并且通孔介于其间，蚀刻引导构件在水平方向上穿过通孔。
9.根据本发明构思的另一方面，一种集成电路器件，包括：衬底；外围电路结构，设置
在衬底上，该外围电路结构包括外围电路和连接到外围电路的下布线；单元阵列结构，在竖直方向上与外围电路结构重叠，并且包括存储堆叠，该存储堆叠包括堆叠的多个栅极线和在竖直方向上穿过多个栅极线的沟道结构；绝缘层，围绕存储堆叠；以及多个上布线层，设置在沟道结构上；板公共源极线，设置在外围电路结构于单元阵列结构之间；通孔，穿过绝缘层并且延伸到外围电路结构的内部，最多从多个上布线层的最下层连接到多个下布线层的最上层；以及蚀刻引导构件，设置在板公共源极线的外部，设置在与板公共源极线相同的水平，具有与板公共源极线的厚度相同的厚度，并且包括与板公共源极线的材料相同的材料，并且与通孔的侧壁接触。
附图说明
10.参考附图，根据以下详细描述，将更清楚地理解本发明构思的实施例，其中：
11.图1是示出根据实施例的集成电路器件的框图；
12.图2是根据实施例的集成电路器件的透视图；
13.图3是根据实施例的集成电路器件的存储单元阵列的等效电路图；
14.图4是示出根据实施例的集成电路器件的平面元件布置的平面图；
15.图5是示出沿图4的线a-a’截取的集成电路器件的一部分的侧视截面图；
16.图6是示出沿图4的线b-b’截取的集成电路器件的一部分的侧视截面图；
17.图7是示出根据实施例的集成电路器件的对应于图6的区域cc的放大部分的侧视截面图；
18.图8是示出根据比较例的集成电路器件的对应于图6的区域cc的放大部分的侧视截面图；
19.图9至图11是示出根据另一实施例的集成电路器件的一些元件的平面图；
20.图12是示出根据实施例的制造集成电路器件的方法的流程图；
21.图13至图17是示出根据实施例的以工艺顺序制造集成电路器件的方法的侧视截面图；
22.图18是示出根据实施例的包括集成电路器件的电子系统的图；
23.图19是示出根据实施例的包括集成电路器件的电子系统的透视图；以及
24.图20是示出根据实施例的包括集成电路器件的半导体封装的截面图。
具体实施方式
25.在下文中，将参考附图详细描述各种示例实施例。附图中相同的附图标记可以表示相同的元件，并且在某种程度上已经省略了元件的描述，可以理解，该元件至少类似于说明书中其它地方所描述的对应元件。
26.图1是示出根据实施例的集成电路器件10的框图。
27.参考图1，集成电路器件10可以包括存储单元阵列20和外围电路30。
28.存储单元阵列20可以包括多个存储单元块blk1、blk2、
…
和blkn(其中n是3或更大的整数)。多个存储单元块blk1、blk2、
…
和blkn可以各自包括多个存储单元。多个存储单元块blk1、blk2、
…
和blkn可以通过位线bl、字线wl、串选择线ssl和接地选择线gsl连接到外围电路30。
29.存储单元阵列20可以通过位线bl连接到页缓冲器34，并且可以通过字线wl、串选择线ssl和接地选择线gsl连接到行解码器32。在存储单元阵列20中，多个存储单元块blk1、blk2、
…
和blkn中包括的多个存储单元中的每一个存储单元可以包括闪存单元。存储单元阵列20可以包括三维(3d)存储单元阵列。3d存储单元阵列可以包括多个nand串，并且多个nand串中的每一个可以包括与竖直堆叠的多个字线wl连接的多个存储单元。
30.外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(i/o)电路36、控制逻辑38和公共源极线驱动器39。外围电路30还可以包括各种电路，诸如用于生成集成电路器件10的操作所需的各种电压的电压生成电路、用于校正从存储单元阵列20读取的数据的错误的错误校正电路、以及i/o接口。
31.外围电路30可以从集成电路器件10的外部接收地址addr、命令cmd和控制信号ctrl，并且可以向集成电路器件10外部的外部装置发送数据data以及从集成电路器件10外部的外部装置接收数据data。
32.下面将详细描述外围电路30的配置。
33.行解码器32可以响应于输入地址addr从多个存储单元块blk1、blk2、
…
和blkn中选择至少一个存储单元块，并且可以选择所选存储单元块的的字线wl、串选择线ssl和接地选择线gsl。行解码器32可以向所选存储单元块的字线wl提供电压以供执行存储操作。
34.页缓冲器34可以通过位线bl连接到存储单元阵列20。在编程操作中，页缓冲器34可以用作写驱动器进行操作以基于要存储在存储单元阵列20中的数据data向位线bl施加电压，并且在读操作中，页缓冲器图34的存储器可以用作感测放大器进行操作以感测存储在存储器单元阵列20中的数据data。页缓冲器34可以基于从控制逻辑38提供的控制信号ctrl进行操作。
35.数据i/o电路36可以通过多个数据线dl连接到页缓冲器34。在编程操作中，数据i/o电路36可以从存储控制器接收数据data，并且基于从控制逻辑38提供的列地址c_addr，数据i/o电路36可以将编程数据data提供给页缓冲器34。在读操作中，数据i/o电路36可以基于从控制逻辑38提供的列地址c_addr，向存储控制器提供存储在页缓冲器34中的读取数据data。数据i/o电路36可以将输入到其的地址或命令传送到控制逻辑38或行解码器32。
36.控制逻辑38可以从存储控制器接收命令cmd和控制信号ctrl。控制逻辑38可以将行地址r_addr提供给行解码器32，并且可以将列地址c_addr提供给数据i/o电路36。控制逻辑38可以响应于控制信号ctrl而生成在集成电路器件10中使用的各种内部控制信号。例如，控制逻辑38可以在执行诸如编程操作或擦除操作的存储操作时，调节提供给字线wl和位线bl的电压电平。
37.公共源极线驱动器39可以通过公共源极线csl连接到存储单元阵列20。响应于来自控制逻辑38的控制，公共源极线驱动器39可以将公共源极电压(例如，源极电压)或接地电压施加到公共源极线csl。在一些实施例中，公共源极线驱动器39可以设置在存储单元阵列20下方。公共源极线驱动器39可以设置成与存储单元阵列20的至少一部分竖直重叠。公共源极线驱动器39可以将公共源极电压输出到导电板110(参见图6)，从而通过设置在存储单元阵列20下方的布线结构来支撑存储单元阵列20。
38.图2是根据实施例的集成电路器件10的透视图。
39.参考图2，集成电路器件10可以包括在竖直方向(z方向)上彼此重叠的单元阵列结
构cas和外围电路结构pcs。
40.单元阵列结构cas可以包括存储单元阵列20(参见图1)，并且外围电路结构pcs可以包括外围电路30(参见图1)。
41.单元阵列结构cas可以包括多个块片(tile)24。多个块片24可以各自包括多个存储单元块blk1、blk2、
…
和blkn。多个存储单元块blk1、blk2、
…
和blkn中的每一个可以包括可以三维地布置的多个存储单元。
42.图3是根据实施例的集成电路器件的存储单元阵列mca的等效电路图。
43.参考图3，示出了具有竖直沟道结构的竖直nand闪存的等效电路图。
44.存储单元阵列mca可以包括多个存储单元串ms。存储单元阵列mca可以包括多个位线bl、多个字线wl、至少一个串选择线ssl、至少一个接地选择线gsl以及公共源极线csl。
45.可以在多个位线bl与公共源极线csl之间形成多个存储单元串ms。在图3中，示出了多个存储单元串ms中的每一个包括两个串选择线ssl的示例，但是本发明构思不限于此。例如，多个存储单元串ms可以各自包括一个串选择线ssl。
46.多个存储单元串ms可以各自包括串选择晶体管sst、接地选择晶体管gst以及多个存储单元晶体管mc1、mc2、
…
、mcn-1和mcn。串选择晶体管sst的漏极区可以连接到位线bl，并且接地选择晶体管gst的源极区域可以连接到公共源极线csl。公共源极线csl可以连接多个接地选择晶体管gst中的接地选择晶体管共同具有的源极区。
47.串选择晶体管sst可以连接到串选择线ssl，并且接地选择晶体管gst可以连接到接地选择线gsl。多个存储单元晶体管mc1、mc2、
…
、mcn-1和mcn可以分别连接到多个字线wl。
48.图4是示出根据本发明构思的实施例的集成电路器件100的平面元件布置的平面图，而图5是示出沿图4的线a-a’截取的集成电路器件的一部分的侧视截面图。
49.参考图4至图6，集成电路器件100可以包括外围电路结构pcs、覆盖外围电路结构pcs的一部分的导电板110，以及设置在外围电路结构pcs上并且导电板110介于其间的单元阵列结构cas。
50.在根据本发明构思的实施例的集成电路器件100中，衬底101和导电板110可以彼此竖直地重叠，并且导电板110可以包括设置在对应于一个块片24的位置处的块片区域110r。
51.导电板110可以包括多个第一边缘导电区域ce，其在第一水平方向(x方向)上设置在块片区域110r的两侧。另外，导电板110可以包括多个第二边缘导电区域cg，其在第二水平方向(y方向)上设置在块片区域110r的两侧。
52.导电板110可以设置在外围电路结构pcs与单元阵列结构cas之间，并且可以用作公共源极线csl(参见图3)。在一些实施例中，导电板110可以用作将电流提供给单元阵列结构cas中包括的多个存储单元的源极区。此处，导电板110可以被称为板公共源极线(csl)。因此，在整个公开内容中，csl符号可以指公共源极线或板公共源极线，并且通过所描述的上下文和实施例将显而易见。在一些实施例中，导电板110可以包括掺杂的多晶硅，但是本公开不必限于此。
53.导电板110可以包括通孔区域ta。通孔区域ta可以在第一水平方向(x方向)上延伸得比在第二竖直方向(y方向)上远。在一些实施例中，至少一个字线切割区域wlc和至少一
个存储堆叠mst可以被包括在通孔区域ta中。
54.可以在通孔区域ta中形成多个通孔110h。另外，通孔区域ta可以设置在导电板110的块片区域110r中的各个位置处。例如，通孔区域ta可以在第二水平方向(y方向)上大致设置在块片区域110r的中心处，但是本公开不必限于此。
55.单元阵列结构cas可以包括设置在导电板110上的存储堆叠mst。存储堆叠mst可以包括栅极堆叠gs。栅极堆叠gs可以包括在水平方向上平行延伸并且在竖直方向(z方向)上彼此重叠的多个栅极线130。多个栅极线130中的每个栅极线可以包括金属、金属硅化物、掺杂半导体或它们的组合。
56.绝缘层134可以设置在导电板110与多个栅极线130之间以及在多个栅极线130中的两个相邻的栅极线130之间。多个栅极线130中最上栅极线130的顶面可以被绝缘层134覆盖。绝缘层134可以包括氧化硅。
57.多个字线切割区域wlc可以穿过导电板110上的存储堆叠mst。多个栅极线130中的每条栅极线在第二水平方向(y方向)上的宽度可以由多个字线切割区域wlc限制。通过使用多个字线切割区域wlc，可以将多个栅极线130彼此间隔开一间隔进行重复地布置。
58.可以将绝缘层140填充到多个字线切割区域wlc的每一个中。绝缘层140可以包括氧化硅、氮化硅、氮氧化硅或低k介电材料。
59.构成一个栅极堆叠gs的多个栅极线130可以在导电板110上堆叠在(例如，两个)相邻的字线切割区域wlc之间，从而在竖直方向(z方向)上彼此重叠。多个栅极线130中的两个上栅极线130可以在第二水平方向(y方向)上彼此间隔开，并且串选择线切割区域sslc介于其间。可以将绝缘层150填充到串选择线切割区域sslc中。绝缘层150可以包括氧化硅、氮化硅、氧氮化硅或它们的组合。在一些实施例中，可以将气隙填充到串选择线切割区域sslc的至少一部分中。
60.多个沟道结构160可以穿过多个栅极线130，并且可以在竖直方向(z方向)上延伸。例如，多个沟道结构可以接触导电板110。多个沟道结构160可以在第一水平方向(x方向)和第二水平方向(y方向)上彼此间隔开地布置。
61.多个沟道结构160中的每一个可以包括栅极介电层162、沟道区域164、掩埋绝缘层166和漏极区168。栅极介电层162可以具有如下结构，包括从沟道区域164顺序形成的隧道介电层、电荷存储层和阻挡介电层。沟道区域164可以包括多晶硅并且可以具有圆柱形状。可以将掩埋绝缘层166填充到沟道区域164的内部空间中。在一些实施例中，可以省略掩埋绝缘层166，并且在这类实施例中，沟道区域164可以具有不包括内部空间的柱状结构。漏极区168可以包括掺杂的多晶硅，并且可以由上绝缘层169与相邻的漏极区168绝缘。
62.多个位线bl可以设置在多个沟道结构160上。多个位线bl可以与导电板110间隔开，并且单元阵列结构cas介于其间。多个沟道结构160可以被绝缘层193覆盖。多个沟道结构160中的每一个可以通过穿过绝缘层193的接触焊盘194连接到一个对应的位线bl。
63.在附图中，示出了形成在通孔区域ta中的多个通孔110h中的一个通孔。可以将掩埋绝缘层112填充到形成在导电板110的通孔区域ta中的多个通孔110h中的每一个中。绝缘结构170可以设置在掩埋绝缘层112上。绝缘结构170可以穿过多个栅极线130和多个绝缘层134，并且可以在竖直方向(z方向)上延伸。掩埋绝缘层112和绝缘结构170中的每一个可以包括氧化硅，但是本公开不必限于此。
64.通孔可以包括形成在通孔区域ta中的第一通孔thv1和设置在导电板110外部的第二通孔thv2。在单元通孔区域ta中，第一通孔thv1可以穿过单元阵列结构cas的栅极线130，并且可以在竖直方向(z方向)上延伸。
65.第一通孔thv1可以连接到多个位线bl中的每一个。第一通孔thv1可以通过一个通孔110h穿过导电板110，并且可以在竖直方向(z方向)上延伸到外围电路结构pcs的内部。在单元阵列结构cas中，第一通孔thv1可以至少部分地由上绝缘层169和绝缘结构170包围，并且在导电板110的通孔110h中可以至少部分地由掩埋绝缘层112包围。第一通孔thv1可以包括顶面和底面，该顶面通过接触焊盘195连接到从多个位线bl中选择的一个位线bl，该底面连接到外围电路结构pcs中包括的外围电路。
66.外围电路结构pcs可以包括衬底101、形成在衬底101的顶面101t上的外围电路以及下布线结构lms。第一通孔thv1可以通过外围电路结构pcs中包括的下布线结构lms连接到外围电路。
67.衬底101可以包括半导体衬底。例如，衬底101可以包括硅(si)、锗(ge)或硅锗(sige)。有源区域ac可以由衬底101中的隔离层103限定。构成外围电路的多个晶体管tr可以形成在有源区域ac中。多个晶体管tr中的每一个可以包括栅极pg和形成在栅极pg两侧的有源区域ac中的多个离子注入区域psd。多个离子注入区域psd中的每一个可以形成对应晶体管tr的源极/漏极区。
68.公共源极线驱动器39可以包括外围电路结构pcs中包括的多个晶体管tr中的至少一个。公共源极线驱动器39的晶体管tr可以包括设置在衬底101上的栅极39g、形成在衬底101上与栅极39g的一侧相邻的源极39s、以及形成在衬底101上与栅极39g的另一侧相邻的漏极39d。
69.下布线结构lms可以包括多个外围电路接触部mc60、mc61和mc62、以及连接到外围电路结构pcs中包括的多个外围电路的多个外围电路布线层ml60、ml61和ml62。多个外围电路布线层ml60、ml61和ml62中的至少一些可以被配置为电连接到对应的晶体管tr。多个外围电路接触部mc60、mc61和mc62可以将从多个晶体管tr中选择的一些晶体管连接到从多个外围电路布线层ml60、ml61和ml62中选择的一些外围电路布线层。
70.第一通孔thv1的底面可以连接到多个外围电路布线层ml60、ml61和ml62中的一个布线层。例如，第一通孔thv1的底面可以连接到多个外围电路布线层ml60、ml61和ml62中最靠近单元阵列结构cas的最上外围电路布线层ml62。
71.在附图中，下布线结构lms被示出为包括在竖直方向(z方向)上的三层布线层，但是本公开不必限于此。例如，下布线结构lms可以包括三层布线层或四层或四层以上的布线层。
72.在一些实施例中，多个外围电路布线层ml60、ml61和ml62在竖直方向(z方向)上的厚度可以不同。例如，多个外围电路布线层ml60、ml61和ml62可以具有不同的厚度，该厚度由在竖直方向(z方向)上距衬底101的距离确定。在一些实施例中，多个外围电路接触部mc60、mc61和mc62在水平方向(x方向或y方向)上的宽度可以基于在竖直方向(z方向)上距衬底101的距离而不同。例如，随着在竖直方向(z方向)上距衬底101的距离增加，多个外围电路接触部mc60、mc61和mc62中的每一个的水平方向宽度也可以增加。
73.外围电路结构pcs还可以包括形成在衬底101中的抗电弧二极管d40。抗电弧二极
管d40可以通过第一布线结构p81连接到导电板110。
74.抗电弧二极管d40可以包括抗电弧离子注入区域42。在一些实施例中，衬底101的有源区域ac可以包括第一导电类型离子注入区域，并且抗电弧离子注入区域42可以包括第二导电类型离子注入区域。第一导电类型离子注入区域和第二导电类型离子注入区域可以形成pn结二极管。抗电弧离子注入区域42可以具有与公共源极线驱动器39的源极39s和漏极39d中的每一个相同的导电类型。
75.第一布线结构p81可以配置有旁路通孔接触部44，该旁路通孔接触部44包括与导电板110的底面接触的顶面、和与抗电弧离子注入区域42的顶面接触的底面。公共源极线驱动器39的漏极39d可以在第二水平方向(y方向)上与抗电弧二极管d40间隔开，并且可以通过第二布线结构p82连接到抗电弧二极管d40的抗电弧离子注入区域42。公共源极线驱动器39的源极39s可以通过第三布线结构p83连接到接地电源。第二布线结构p82和第三布线结构p83中的每一个可以是下布线结构lms的一部分。
76.在一些实施例中，当不期望的电荷累积到导电板110中时，由累积的电荷引起的电弧放电电流可以通过第一布线结构p81和抗电弧二极管d40被旁路到衬底101。因此，可以防止公共源极线驱动器39由于电弧放电而劣化，并且具有提高的可靠性。
77.旁路通孔接触部44、多个外围电路布线层ml60、ml61和ml62以及多个外围电路接触部mc60、mc61和mc62可以各自包括金属、导电金属氮化物、金属硅化物或它们的组合。
78.外围电路结构pcs中各自包括的多个晶体管tr、旁路通孔接触部44和下布线结构lms可以由层间绝缘层70覆盖。第一通孔thv1可以穿过层间绝缘层70的一部分，并且可以与最上外围电路布线层ml62的顶面接触。层间绝缘层70可以包括氧化硅、氮化硅、氮氧化硅等。
79.在集成电路器件100中，可以设置：在导电板110外部覆盖层间绝缘层70的绝缘层。绝缘层可以包括第一绝缘层172和第二绝缘层174，该第二绝缘层174至少部分地覆盖第一绝缘层172上的多个栅极线130中的每一个的延伸部分ext。上绝缘层169和绝缘层193可以覆盖第二绝缘层174的顶面。
80.第二通孔thv2可以包括底面和顶面，该底面接触最上外围电路布线层ml62的顶面，该顶面连接到多个上布线图案uml1、uml2和uml3，多个上布线图案设置在比多个沟道结构160中的每一个的竖直水平(vertical level)高的竖直水平，并且该第二通孔可以在竖直方向(z方向)上延伸。
81.第二通孔thv2可以穿过上绝缘层169、第二绝缘层174和第一绝缘层172，可以穿过层间绝缘层70的一部分，并且可以连接到最上外围电路布线层ml62的顶面。第二通孔thv2可以通过多个接触焊盘194中的一个接触焊盘电连接到上布线结构ums。
82.第二通孔thv2可以包括选自钨(w)、金(au)、银(ag)、铜(cu)、铝(a1)、氮化钛铝(tialn)、氮化钨(wn)、铱(ir)、铂(pt)、钯(pd)、钌(ru)、锆(zr)、铑(rh)、镍(ni)、钴(co)、铬(cr)、锡(sn)和锌(zn)中的至少一种金属。在一些实施例中，第二通孔thv2可以包括包括钨的金属层、和围绕该金属层的导电阻挡层。导电阻挡层可以包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或它们的组合。
83.根据本发明构思的实施例的集成电路器件100可以包括：蚀刻引导构件gm，其在与导电板110相同的水平处设置在第一绝缘层172中，并且通过通孔thv2接触第二通孔的一部
分。下面将详细描述蚀刻引导构件gm。
84.上布线结构ums可以包括第一上布线图案uml1、第二上布线图案uml2和第三上布线图案uml3，它们设置在不同的竖直水平处。上布线结构ums还可以包括连接在第一上布线图案uml1与第二上布线图案uml2之间的第一上接触部uc1、以及连接在第二上布线图案uml2与第三上布线图案uml3之间的第二上接触部uc2。在一些实施例中，第一上布线图案uml1可以设置在与位线bl相同的竖直水平处。
85.上布线结构ums可以包括金属、导电金属氮化物、金属硅化物或它们的组合。例如，上布线结构ums可以包括包含w、al或cu的金属图案以及围绕该金属图案的导电阻挡层。上布线结构ums可以被绝缘层覆盖。
86.图7是示出根据实施例的集成电路器件100的对应于图6的区域cc的放大部分的侧视截面图，而图8是示出根据比较例的集成电路器件的对应于图6的区域cc的放大部分的侧视截面图。
87.在以下描述的集成电路器件100中包括的元件以及该元件的材料可以如以上参考图4至图6所描述。因此，相同的附图标记指代相同的元件。
88.参考图7和图8，示出了根据实施例的集成电路器件与根据比较示例的集成电路器件之间的差异。
89.根据本发明构思的实施例的集成电路器件100可以包括：蚀刻引导构件gm，该蚀刻引导构件在与导电板110相同水平处设置在第一绝缘层172中，并且通过通孔thv2接触第二通孔的一部分。
90.凹槽gm_g可以形成在蚀刻引导构件gm的与第二通孔thv2接触的边缘上，并且第二通孔thv2的与蚀刻引导构件gm接触的侧壁可以形成为阶梯形状，该侧壁被填充到凹槽gm_g中。例如，蚀刻引导构件gm可以形成为在第二水平方向(y方向)上穿透到第二通孔thv2中。
91.在一些实施例中，第二通孔thv2的顶面在水平方向(x方向或y方向)上的宽度可以大于其底面在水平方向上的宽度。即，第二通孔thv2可以具有渐缩形状，其中第二通孔thv2的宽度随着其朝向衬底101的顶面101t延伸而变窄，并且第二通孔thv2的宽度可以在与蚀刻引导构件gm接触的点处不连续地变窄。例如，第二通孔thv2的宽度可以在与蚀刻引导构件gm接触的点处以阶梯间隔减小。
92.存储堆叠mst(参见图6)可以设置在导电板110上，并且存储堆叠mst(参见图6)可以不设置在蚀刻引导构件gm上。即，蚀刻引导构件gm可以与导电板110的外边缘间隔开设置。
93.蚀刻引导构件gm可以包括与第一绝缘层172和第二绝缘层174中的每一个的材料不同的材料，并且蚀刻引导构件gm和导电板110可以包括相同的材料。例如，第一绝缘层172和第二绝缘层174可以包括氧化硅、氮化硅、氧氮化硅或低k介电材料。蚀刻引导构件gm可以包括掺杂的多晶硅。另外，相对于第一绝缘层172和第二绝缘层174的每一个中包括的材料，蚀刻引导构件gm中包括的材料可以具有蚀刻选择性(例如，不同的蚀刻速率)。
94.基于制造集成电路器件100的过程，蚀刻引导构件gm的与第二通孔thv2接触的凹槽gm_g可以对应于蚀刻引导构件gm的由于干法蚀刻而损坏的部分。蚀刻引导构件gm可以包括与导电板110的材料基本相同的材料，并且可以在与导电板110的基本相同的水平处具有基本相同的厚度。
95.在一些实施例中，蚀刻引导构件gm可以设置在第二通孔thv2的仅一个侧壁处。在这种情况下，蚀刻引导构件gm可以与导电板110间隔开设置，并且第二通孔thv2介于其间。另外，最上外围电路布线层ml62和蚀刻引导构件gm可以在第二水平方向(y方向)上彼此间隔开一定距离d1，从而在竖直方向(z方向)上彼此不重叠。
96.与根据本发明构思的实施例的集成电路器件100不同，比较例的集成电路器件100r可以不包括与第二通孔thv2的一部分接触的蚀刻引导构件gm。比较例的集成电路器件100r可以是普通集成电路器件的一部分。
97.可以通过在第一绝缘层172和第二绝缘层174中蚀刻通孔thvh，并用导电材料填充通孔thvh来形成第二通孔thv2。在一些情况下，为了提高集成度，随着存储堆叠mst的阶梯数(参见图6)增加，第二通孔thv2在竖直方向(z方向)上的长度也可能增加。
98.例如，用于形成通孔thvh的蚀刻深度也可能增加，并且这可能在对第一绝缘层172和第二绝缘层174执行干法蚀刻工艺中引起变形或错误，其中刚性相对较低。由于干法蚀刻工艺的变形或错误，第二通孔thv2的底面可能接触外围电路布线层ml61，而不是最上外围电路布线层ml62。在这种情况下，上布线层与下布线层之间的接触可靠性可能降低。
99.例如，为了校正干法蚀刻工艺的变形或错误，可以将蚀刻设备改变为用于控制涉及高纵横比的蚀刻工艺的高性能设备，但是可能需要用于改变外围电路布线层的布置和尺寸的改进。在一些情况下，前者可能会过于昂贵，而后者可能不适用于设计。
100.为了解决上述问题，根据本发明构思的实施例的集成电路器件100可以包括蚀刻引导构件gm，该蚀刻引导构件在与导电板110相同的水平处设置在第一绝缘层172中，从而在期望的方向上引起蚀刻。
101.通过使用相对于第一绝缘层172和第二绝缘层174的每一个中包括的材料具有蚀刻选择性的蚀刻引导构件gm，根据本发明构思的实施例的集成电路器件100可以防止以下情况诸如在蚀刻工艺中发生错误：第二通孔thv2的底面接触外围电路布线层ml61而不是最上层的外围电路布线层ml62。
102.在根据本发明构思的实施例的集成电路器件100中，蚀刻引导构件gm可以由导电板110的一部分形成并且设置在必须移除的位置处，因此，可能不需要另外的制造过程。
103.因此，在根据本发明构思的实施例的集成电路器件100中，蚀刻引导构件gm可以设置在第二通孔thv2的一侧并且设置在导电板110的外部，因此可以提高上布线层与下布线层之间的接触可靠性，从而提供增强的电特性。
104.图9至图11是示出根据本发明构思的另一实施例的集成电路器件的一些元件的平面图。
105.参考图9，在根据本发明构思的本实施例的集成电路器件100a中，蚀刻引导构件gm_a可以形成在最上外围电路布线层ml62的上部的一侧。
106.基于对第二通孔thv2执行的干法蚀刻工艺，各自都包括在第二通孔thv2中的顶面thv2_t和底面thv2_b可以具有不同的尺寸。在一些情况下，在形成第二通孔thv2的工艺中可能存在蚀刻变形或蚀刻错误的趋势。因此，基于该趋势，蚀刻引导构件gm_a可以设置在用于抵消蚀刻变形或蚀刻错误的位置。
107.蚀刻引导构件gm_a和导电板110(参见图6)可以彼此间隔开，并且第二通孔thv2介于其间。另外，最上外围电路布线层ml62和蚀刻引导构件gm_a可以在第二水平方向(y方向)
上彼此间隔开一定距离d1设置，从而在竖直方向(z方向上)彼此不重叠。
108.因此，在根据本实施例的集成电路器件100a中，蚀刻引导构件gm_a可以设置在第二通孔thv2的一侧，该第二通孔设置在导电板110外部，因此，可以提高上布线层与下布线层之间的接触可靠性，从而提供增强的电特性。
109.参考图10，在根据本实施例的集成电路器件100b中，蚀刻引导构件gm_b可以形成在最上外围电路布线层ml62的上部的一侧。
110.基于对第二通孔thv2执行的干法蚀刻工艺，第二通孔thv2中各自包括的顶面thv2_t和底面thv2_b可以具有不同的尺寸。在一些情况下，在形成第二通孔thv2的工艺中可能不规则地发生蚀刻变形或蚀刻错误。因此，蚀刻引导构件gm_b可以设置在用于抵消蚀刻变形或蚀刻错误的位置处。
111.例如，蚀刻引导构件gm_b可以设置在最上外围电路布线层ml62的两侧，并且最上外围电路布线层ml62介于其间。另外，最上外围电路布线层ml62和蚀刻引导构件gm_b可以在第二水平方向(y方向)上彼此间隔开一定距离d1进行设置，从而在竖直方向(z方向上)彼此不重叠。
112.因此，在根据本实施例的集成电路器件100b中，蚀刻引导构件gm_b可以设置在第二通孔thv2的两侧，该第二通孔设置在导电板110外部，因此，可以提高上布线层与下布线层之间的接触可靠性，从而提供增强的电特性。
113.参考图11，在根据本实施例的集成电路器件100c中，蚀刻引导构件gm_c可以形成为弯曲形状以对应于最上外围电路布线层ml62的上部的一个角。
114.基于对第二通孔thv2执行的干法蚀刻工艺，第二通孔thv2中各自包括的顶面thv2_t和底面thv2_b可以具有不同的尺寸。在一些情况下，在形成第二通孔thv2的工艺中可能存在蚀刻变形或蚀刻错误的趋势。因此，蚀刻引导构件gm_c可以设置在用于抵消蚀刻变形或蚀刻错误的位置处。
115.蚀刻引导构件gm_c可以形成为弯曲形状，该弯曲形状允许蚀刻引导构件gm_c在最上外围电路布线层ml62的一个角处垂直地接触最上外围电路布线层ml62。另外，最上外围电路布线层ml62和蚀刻引导构件gm_c可以在第一水平方向(x方向)和第二水平方向(y方向)上彼此间隔开一定距离d1进行设置，从而在竖直方向(z方向)上彼此不重叠。
116.因此，在根据本实施例的集成电路器件100c中，蚀刻引导构件gm_c可以设置第二通孔thv2的拐角处，该第二通孔设置在导电板110外部，因此，可以提高上布线层与下布线层之间的接触可靠性，从而提供增强的电特性。
117.图12是示出根据本发明构思的实施例的制造集成电路器件的方法的流程图。
118.参考图12，制造集成电路器件的方法s100可以包括第一操作s110至第六操作s160的过程顺序。
119.在不同地实施本发明构思的任意实施例的情况下，可以与所描述的顺序不同地执行某个过程顺序。例如，相继描述的两个过程可以基本同时执行，或者可以以与所描述的顺序相反的顺序执行。
120.制造集成电路器件的方法s100可以包括在衬底上形成外围电路结构的第一操作s110、在外围电路结构上形成导电板和蚀刻引导板的第二操作s120、在外围电路结构上形成单元阵列结构和绝缘层的第三操作s130、形成穿过绝缘层的通孔的第四操作s140、通过
用导电材料填充通孔来形成通孔的第五操作s150、以及在通孔上形成上布线结构的第六操作s160。
121.将参考图13至图17详细描述第一操作s110至第六操作s160中的每一个的技术特征。
122.图13至图17是示出根据本发明构思的实施例的按过程顺序制造集成电路器件的方法的侧视截面图。
123.参考图13，外围电路结构pcs可以包括衬底101、多个晶体管tr、下布线结构lms和层间绝缘层70。
124.衬底101可以包括半导体衬底。例如，衬底101可以包括si、ge或sige。有源区域ac可以由衬底101中的隔离层103限定。构成外围电路的多个晶体管tr可以形成在有源区域ac中。多个晶体管tr中的每一个可以包括形成在有源区域ac中的栅极pg和多个离子注入区域psd。多个离子注入区域psd中的每一个可以形成对应晶体管tr的源极/漏极区。
125.参考图14，可以在外围电路结构pcs上形成导电板110和蚀刻引导构件gm。
126.可以在外围电路结构pcs上形成导电多晶硅，并且通过蚀刻导电多晶硅，可以形成导电板110和蚀刻引导构件gm。导电板110和蚀刻引导构件gm可以彼此间隔开地形成。
127.第一绝缘层172可以围绕导电板110和蚀刻引导构件gm。第一绝缘层172可以包括氧化硅、氮化硅、氮氧化硅或低k介电材料。
128.参考图15，可以在导电板110上形成包括存储堆叠的单元阵列结构cas。
129.单元阵列结构cas可以包括设置在导电板110上的存储堆叠。存储堆叠可以包括栅极堆叠gs。栅极堆叠gs可以包括在水平方向上平行延伸并且在竖直方向(z方向)上彼此重叠的多个栅极线130。多个栅极线130中的每一个可以包括金属、金属硅化物、掺杂半导体或它们的组合。
130.第二绝缘层174可以形成在第一绝缘层172上，以在导电板110的外围覆盖多个栅极线130中的每一个的延伸部分ext。第二绝缘层174的顶面可以被上绝缘层169覆盖。
131.参考图16，可以通过干法蚀刻工艺形成穿过上绝缘层169、第二绝缘层174和第一绝缘层172的通孔thvh。
132.随着存储堆叠的阶梯数增加，用于形成通孔thvh的蚀刻深度也可能增加，并且这可能在对第一绝缘层172和第二绝缘层172执行的干法蚀刻工艺中引起变形或错误。蚀刻引导构件gm可以防止由于干法蚀刻工艺的变形或错误而导致通孔thvh的底面形成到外围电路布线层ml61，并且将通孔thvh的形成引导到最上外围电路布线层ml62。
133.可以使用相对于第一绝缘层172和第二绝缘层174的每一个中包括的材料具有蚀刻选择性的蚀刻引导构件gm。在示例蚀刻工艺中，蚀刻引导构件gm的蚀刻选择性可以导致蚀刻引导构件gm以不同的速率被蚀刻，从而导致蚀刻引导构件的一部分损坏或变形。因此，蚀刻引导构件gm的凹槽gm_g可以形成在其中形成有通孔thvh的区域中，并且可以对应于蚀刻引导构件gm的由于干法蚀刻而损坏的部分。
134.参考图17，可以通过用导电材料填充通孔thvh来形成设置在导电板110外部的第二通孔thv2。
135.第二通孔thv2可以穿过上绝缘层169、第二绝缘层174和第一绝缘层172，可以穿过层间绝缘层70的一部分，并且可以连接到最上外围电路布线层ml62的顶面。
136.第二通孔thv2的与蚀刻引导构件gm接触的侧壁可以形成为填充到凹槽gm_g中的阶梯形状。例如，蚀刻引导构件gm可以在第二水平方向(y方向)上穿透到第二通孔thv2中。
137.再次参考图6，多个上布线图案uml1、uml2和uml3可以形成在第二通孔thv2上。第二通孔thv2的顶面可以电连接到以比多个沟道结构160中每一个的竖直水平高的竖直水平设置的多个上布线图案uml1、uml2和uml3。
138.基于这样的制造工艺，在根据本发明构思的实施例的集成电路器件100中，蚀刻引导构件gm可以设置在第二通孔thv2的一侧，并且可以设置在导电板110的外部，因此，可以提高上布线层与下布线层之间的接触可靠性，从而提供增强的电特性。
139.图18是示出根据本发明构思的实施例的包括集成电路器件的电子系统1000的图。
140.参考图18，根据本发明构思的实施例的电子系统1000可以包括集成电路器件1100和电连接到集成电路器件1100的控制器1200。
141.电子系统1000可以包括：包括一个或多个集成电路器件1100的存储器件、或者包括存储器件的电子设备。例如，电子系统1000可以包括固态驱动器(ssd)设备、通用串行总线(usb)、计算系统、医疗设备或通信设备，其包括至少一个集成电路器件1100。
142.集成电路器件1100可以包括非易失性垂直存储器件。例如，集成电路器件1100可以包括nand闪存装置，该nand闪存装置包括以上参考图4至图11描述的集成电路器件100、100a、100b和100c中的至少一个。集成电路器件1100可以包括第一结构1100f和在第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f可以设置在第二结构1100s的一侧。第一结构1100f可以包括外围电路结构，该外围电路结构包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100s可以包括存储单元结构，该存储单元结构包括位线bl、公共源极线csl、多个字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2、以及位线bl与公共源极线csl之间的多个存储单元串cstr。
143.在第二结构1100s中，多个存储单元串cstr中的每一个可以包括与公共源极线csl相邻的多个下晶体管lt1和lt2、与位线bl相邻的多个上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以在实施例之间变化。
144.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。第一栅极下线ll1和第二栅极下线ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
145.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、多个字线wl、以及第一栅极上线ul1和第二栅极上线ul2可以通过多个第一连接布线1115电连接到解码器电路1110，该多个第一连接布线从第一结构1100f的内部向上延伸到第二结构1100s。多个位线bl可以通过多个第二连接布线1125电连接到页缓冲器1120，该多个第二连接布线从第一结构1100f的内部延伸到第二结构1100s。
146.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管mct中的至少一个存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
147.集成电路器件1100可以通过电连接到逻辑电路1130的输入/输出(i/o)焊盘1101
与控制器1200通信。i/o焊盘1101可以通过i/o连接布线1135电连接到逻辑电路1130，该i/o连接布线从第一结构1100f的内部延伸到第二结构1100s。
148.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个集成电路器件1100，并且在这种情况下，控制器1200可以控制多个集成电路器件1100。
149.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于固件进行操作，并且可以控制nand控制器1220以访问集成电路器件1100。nand控制器1220可以包括nand接口1221，其处理与集成电路器件1100的通信。用于控制集成电路器件1100的控制命令、将被写入集成电路器件1100的多个存储单元晶体管mct中的数据、以及将从集成电路器件1100的多个存储单元晶体管mct中读取的数据可以通过nand接口1221进行传送。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制集成电路器件1100。
150.图19是示出根据本发明构思的实施例的包括集成电路器件的电子系统2000的透视图。
151.参考图19，根据本发明构思的实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003和dram 2004。半导体封装2003和dram 2004可以通过设置在主板2001上的多个布线图案2005连接到控制器2002。
152.主板2001可以包括连接器2006，该连接器包括耦合到外部主机的多个引脚。可以基于电子系统2000与外部主机之间的通信接口来改变连接器2006中的引脚的数量和布置。在一些实施例中，电子系统2000可以基于诸如usb、外围组件互连高速(pci-express)、串行高级技术附件(sata)和/或通用闪存(ufs)m-phy之类的接口中的一种与外部主机通信。在一些实施例中，电子系统2000可以基于通过连接器2006从外部主机提供的电力来操作。电子系统2000还可以包括电力管理集成电路(pmic)，其将从外部主机提供的电力分配给控制器2002和半导体封装2003。
153.控制器2002可以在半导体封装2003中写入数据，或者可以从半导体封装2003中读取数据，并且可以提高电子系统2000的操作速度。
154.dram 2004可以包括缓冲存储器，该缓冲存储器用于减小外部主机与作为数据存储空间的半导体封装2003之间的速度差。电子系统2000中包括的dram 2004可以用作高速缓冲存储器，并且可以在对半导体封装2003执行的控制操作中提供用于任意存储数据的空间。当dram 2004包括在电子系统2000中时，除了包括用于控制半导体封装2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
155.半导体封装2003可以包括第一半导体封装2003a和第二半导体封装2003b，该第一半导体封装和第二半导体封装可以彼此间隔开。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括：包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底上2100的多个半导体芯片2200、设置在多个半导体芯片2200的每一个的底面上的粘合层2300，将多个半导体芯片2200电连接到封装衬底2100的连接结构2400，以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模制层2500。
156.封装衬底2100可以包括印刷电路板(pcb)，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一个可以包括i/o焊盘2201。i/o焊盘2201可以对应图18的i/o焊盘1101。多个半导体芯片2200中的每一个可以包括多个栅极堆叠3210和多个沟道结构3220。多个半导体芯片2200中的每一个可以包括以上参考图4至图11描述的至少一个集成电路器件100、100a、100b和100c。
157.在一些实施例中，连接结构2400可以包括将i/o焊盘2201电连接到封装上焊盘2130的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括穿硅通孔(tsv)的连接结构而不是基于接合线的连接结构2400进行彼此电连接。
158.在一些实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在一些实施例中，控制器2002和多个半导体芯片2200可以被安装在与主板2001不同的单独的中介衬底上，并且控制器2002和多个半导体芯片2200可以通过在中介衬底上形成的布线而彼此电连接。
159.图20是示出根据本发明构思的实施例的包括集成电路器件的半导体封装3003的截面图。
160.详细地，在图20中，示出了基于沿着图19的线a-a’截取的横截面的半导体封装的构造。
161.参考图20，在半导体封装3003中，封装衬底2100可以包括pcb。
162.封装衬底2100可以包括封装衬底主体部2120、设置在封装衬底主体部2120的顶面上的多个封装上焊盘2130(参见图19)、设置在封装衬底主体部2120的底面上或通过封装衬底主体部2120的底面暴露的多个下焊盘2125、以及在封装衬底主体部2120中将多个上焊盘2130电连接到多个下焊盘2125的多个内部布线2135。多个上焊盘2130可以电连接到多个连接结构2400(参见图19)。多个下焊盘2125可以通过多个导电连接部分2800连接到图19中所示的电子系统2000的主板2001上的多个布线图案2005。
163.多个半导体芯片2200中的每一个可以包括半导体衬底3010以及堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括多个外围布线3110。如以上参考图6所示，第一结构3100可以包括晶体管tr。在图20中，示出了第一结构3100具有类似于图6中所示的集成电路器件100的外围电路区域的结构，但是本发明构思不必限于此。
164.第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠3201、穿过栅极堆叠3210的沟道结构3220、以及电连接到沟道结构3220的位线3240。栅极堆叠3210可以包括图6中所示的栅极堆叠gs。栅极堆叠gs可以包括多个栅极线130。多个半导体芯片2200中的每一个可以包括电连接到栅极线130的多个接触结构cnt。
165.多个半导体芯片2200中的每一个可以包括贯通布线3245，该贯通布线3245电连接到第一结构3100的多个外围布线3110并且延伸到第二结构3200的内部。贯通布线3245可以设置在栅极堆叠3210的外部。在其它实施例中，半导体封装3003还可以包括穿过栅极堆叠3210的贯通布线。多个半导体芯片2200中的每一个还可以包括电连接到第一结构3100的多
个外围布线3110的i/o焊盘2201(参见图19)。
166.尽管已经参考本发明的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。