半导体器件及半导体器件的形成方法与流程

1.本发明涉及半导体制备领域，尤其涉及半导体器件及半导体器件的形成方法。


背景技术：

2.现有技术中，在进行存储器的制备时，会在存储器的外围区内，靠近器件区的区域形成接触窗，用于暴露存储器中的导电金属，以便形成与位线等电连接的外围接触着陆焊盘。随着存储器关键尺寸的逐渐缩小，相邻两位线之间的距离也在逐渐缩小，在形成位线结构前，就需要先在用于形成位线结构的金属层上表面形成掩膜结构，并从所述掩膜结构的上表面，沿垂直所述掩膜结构上表面的方向向下形成高深宽比的沟槽，以形成所需的关键尺寸较小的位线结构。
3.现有技术中在形成接触窗、制备外围接触着陆焊盘时，经常会外围接触着陆焊盘的形态不好、导电性不佳的问题，影响存储器的制备良率。


技术实现要素：

4.本发明提出了一种半导体器件及半导体器件的形成方法，能够解决外围接触着陆焊盘的形态不好、导电性不佳的问题，提高存储器的制备良率。
5.为了解决上述问题，以下提供了一种半导体器件的形成方法，包括以下步骤：提供衬底，所述衬底具有依次邻接的外围区、接合区和器件区；在所述衬底的上表面形成金属层；在所述金属层上方形成介电层；在所述介电层中形成开孔，所述开孔位于所述外围区或接合区中至少一处的上方，以暴露所述金属层形成接触窗，且暴露于所述接触窗的金属层的上表面高度低于位于所述器件区的金属层的上表面高度。
6.可选的，形成所述金属层时，包括以下步骤：在所述衬底上表面形成第一绝缘层；部分去除所述第一绝缘层，以形成台阶状的第一绝缘层，且位于外围区的所述第一绝缘层的上表面高度低于位于所述器件区的所述第一绝缘层的上表面高度；在所述第一绝缘层的上表面形成台阶状的所述金属层，且位于外围区的所述金属层的上表面高度低于位于所述器件区的所述金属层的上表面高度。
7.可选的，所述部分去除所述第一绝缘层，包括以下步骤：在所述第一绝缘层上表面形成图形化的第一掩膜层，所述外围区以及部分所述接合区暴露于所述第一掩膜层，所述第一掩膜层覆盖所述器件区以及剩余所述接合区；以所述第一掩膜层为掩膜部分去除所述第一绝缘层；去除所述第一掩膜层。
8.可选的，所述第一绝缘层包括氮化物层。
9.可选的，还包括以下步骤：在所述衬底上表面形成第二绝缘层；部分去除所述第二绝缘层，以在与所述接触窗对应的位置形成凹槽，所述凹槽的底面也位于所述第二绝缘层内；在所述第二绝缘层上表面形成所述金属层，且形成于所述凹槽内的金属层的上表面高度低于所述器件区的金属层的上表面高度。
10.可选的，在部分去除所述第二绝缘层，包括以下步骤：在所述第二绝缘层上表面形
成图形化的第二掩膜层，所述第二掩膜层在与所述接触窗对应的位置形成有通孔；从所述通孔沿垂直所述衬底上表面的方向向下刻蚀所述第二绝缘层，以在所述第二绝缘层表面形成所述凹槽；去除所述第二掩膜层。
11.可选的，还包括以下步骤：刻蚀所述金属层以形成位线结构，且所述位线结构具有伸入至所述外围区上方的部分。
12.可选的，刻蚀所述金属层以形成所述位线结构，包括以下步骤：在所述金属层上方形成图形化的第三掩膜层，所述第三掩膜层覆盖所述器件区、接合区和部分外围区；以所述第三掩膜层为掩膜以图形化所述金属层以形成位线结构，且所述第三掩膜层的一端覆盖至所述外围区；去除所述第三掩膜层。
13.为解决上述技术问题，以下还提供了一种半导体器件，包括：衬底，形成有外围区、器件区和接合区；金属层，形成于所述衬底上方；介电层，形成于所述金属层上方，且所述介电层表面形成有接触窗，以暴露所述金属层，且暴露于所述接触窗的金属层的上表面高度低于位于所述器件区的所述金属层的上表面高度。
14.可选的，还包括：第一绝缘层，形成于所述衬底上表面，位于所述金属层下方，且位于外围区下方的所述第一绝缘层的上表面高度低于位于所述器件区下方的所述第一绝缘层的上表面高度。
15.可选的，还包括：第二绝缘层，形成于所述衬底上表面，位于所述金属层下方，且位于所述接触窗下方的所述第二绝缘层的上表面高度低于所述器件区下方的所述第二绝缘层的上表面高度。
16.可选的，所述半导体器件包括位线结构，所述位线结构由所述金属层构成，并具有伸入至所述外围区上方的部分。
17.本发明的半导体器件及半导体器件的形成方法暴露于所述接触窗的金属层的上表面高度低于位于所述器件区的金属层的上表面高度，能够有效的防止在对所述金属层进行刻蚀时，刻蚀气体先接触到位于所述接触窗区域的金属层的上表面，避免影响基于所述接触窗形成的外围接触着陆焊盘的导电性。
附图说明
18.图1为现有技术中存储器的用于制备位线结构的金属层的形态结构示意图。
19.图2为本发明的一种具体实施方式中的制备方法的步骤流程示意图。
20.图3至图9为本发明的一种具体实施方式中的制备方法的各步骤对应的半导体器件的结构示意图。
21.图10至图13为制备位线结构时制备方法的各步骤对应的半导体器件的结构示意图。
22.图14至图16为部分去除所述第二绝缘层时各步骤对应的半导体器件的结构示意图。
具体实施方式
23.研究发现，外围接触着陆焊盘的形态不好、导电性不佳在于，现有技术中，预计要形成接触窗的位置的金属层，其上表面高度高于位于器件区的金属层的上表面高度，整个
金属层，从外围区到器件区，呈现z字分布，位于外围区的金属层整体高于位于器件区的金属层。此处可参阅图1，器件区103和外围区101之间还具有一接合区102，所述接触窗的位置位于所述接合区102内，金属层104在接合区102和外围区101的高度高于在器件区103的高度。
24.这样，在基于所述高深宽比的沟槽来刻蚀金属层、形成位线结构时，刻蚀气体会率先接触到位于预设的接触窗位置的金属层，先对其进行刻蚀，之后再接触到位于器件区的金属层，对该属于器件区的金属层进行刻蚀。这就导致，在形成位线结构时，刻蚀气体会率先接触到位于预设的接触窗位置的金属层，先对其进行刻蚀，之后再接触到位于器件区的金属层，对该属于器件区的金属层进行刻蚀，这样，位于预设的接触窗位置的金属层先接触到刻蚀气体，其形貌相较于位于器件区的金属层，被蚀刻的更多，很容易就发生颈化现象(necking)甚至发生破裂(broken)，影响最终形成的外围接触着陆焊盘的导电性。
25.以下结合图示对半导体器件及半导体器件的形成方法进行了进一步的解释和阐述。
26.请看图2至图9，其中图2为本发明的一种具体实施方式中的制备方法的步骤流程示意图，图3至图9为本发明的一种具体实施方式中的制备方法的各步骤对应的半导体器件的结构示意图。
27.在该具体实施方式中，提出了一种半导体器件的形成方法，包括以下步骤：s21提供衬底201，所述衬底201具有依次邻接的外围区101、接合区102和器件区103，此处请参阅图3；s22在所述衬底201的上表面形成金属层104，此处请参阅图7；s23在所述金属层104上方形成介电层204，此处请参阅图8；s24在所述介电层204中形成开孔，此处请参阅图9，所述开孔位于所述外围区101或接合区102中至少一处的上方，以暴露所述金属层104形成接触窗205，且暴露于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的金属层104的上表面高度。
28.在该具体实施方式中，暴露于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的金属层104的上表面高度，能够有效的防止在对所述金属层104进行刻蚀时，刻蚀气体先接触到位于所述接触窗205区域的金属层104的上表面，避免影响基于所述接触窗205形成的外围接触着陆焊盘的导电性。
29.在一种具体实施方式中，形成所述金属层104时，包括以下步骤：在所述衬底201上表面形成第一绝缘层202；部分去除所述第一绝缘层202，以形成台阶状的第一绝缘层202，且位于外围区101的所述第一绝缘层202的上表面高度低于位于所述器件区103的所述第一绝缘层202的上表面高度；在所述第一绝缘层202的上表面形成台阶状的所述金属层104，且位于外围区101的所述金属层104的上表面高度低于位于所述器件区103的所述金属层104的上表面高度。
30.该具体实施方式中，可以在生成厚度均等的金属层104时保证位于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的金属层104的上表面高度，并且，该步骤也与制备存储器的步骤流程相一致。在将该制备方法应用到存储器的制备中时，该步骤可以对应到外围区氮化物去除(periphery nitride remove)的步骤中。
31.在一种具体实施方式中，所述第一绝缘层202包括氮化物层。在制备存储器的过程中，需要在金属层104下方形成一层氮化硅层，该层可以作为所述第一绝缘层202。
32.请参阅图4至图6，在一种具体实施方式中，所述部分去除所述第一绝缘层202，包括以下步骤：在所述第一绝缘层202上表面形成图形化的第一掩膜层210，所述外围区101以及部分所述接合区102暴露于所述第一掩膜层210，所述第一掩膜层210覆盖所述器件区103以及剩余所述接合区102，请参阅图4；以所述第一掩膜层210为掩膜部分去除所述第一绝缘层202，请参阅图5；去除所述第一掩膜层210，请参阅图6。
33.这样，就可以在基于所述第一掩膜层210对所述第一绝缘层202进行部分去除时，将暴露于所述第一掩膜层210的所述外围区101以及部分所述接合区102部分去除。在一种具体实施方式中，暴露在所述第一掩膜层210外的区域被完全刻蚀至暴露所述衬底201表面，在一些其他的具体实施方式中，暴露于第一掩膜层210外的区域只是被刻蚀至一定深度，并不贯穿所述第一绝缘层202。
34.在一种具体实施方式中，在进行第一绝缘层202的部分去除时，可根据需要设置所述第一绝缘层202的刻蚀深度，如需要采用该种半导体器件制备存储器，则需要根据存储器需要的第一绝缘层202的最小厚度，来设置所述第一绝缘层202被部分去除时的去除深度。
35.在一种具体实施方式中，采用干法刻蚀或湿法刻蚀中的至少一种来实现所述第一绝缘层202的部分去除。
36.在图4至图6所示的具体实施方式中，部分去除后的第一绝缘层202呈台阶状，之后，若还有其他的材料层生长在所述第一绝缘层202的上表面，在所述材料层的厚度均等的情况下，该生长在所述第一绝缘层202上表面的其他材料层也呈台阶状，即使在这些后续生成的材料层上方形成所述金属层104，也可以得到台阶状的金属层104，保证暴露于所述接触窗205的金属层104的上表面高度低于位于器件区103的金属层104的上表面高度。
37.在一种具体实施方式中，还包括以下步骤：在所述衬底201上表面形成第二绝缘层203；部分去除所述第二绝缘层203，以在与所述接触窗205对应的位置形成凹槽，所述凹槽的底面也位于所述第二绝缘层203内；在所述第二绝缘层203上表面形成所述金属层104，且形成于所述凹槽内的金属层104的上表面高度低于所述器件区103的金属层104的上表面高度。
38.在将该制备方法应用到存储器的制备中时，该步骤可以对应到位线结构中位线接触插塞的形成过程，即对所位线结构中述金属层104下方的多晶硅层的图形化的步骤中。在该具体实施方式时，没有对所述多晶硅层下方的氮化物层的形态结构做要求，而是直接修改多晶硅层的形态结构，使得所述多晶硅层呈现台阶状，这样，生长在所述多晶硅层上表面的金属层104也会呈台阶状，并且暴露于接触窗205的金属层104的上表面低于位于器件区103的金属层104的上表面。
39.在具有氮化物层作为第一绝缘层202的基础上，在所述氮化物层的上表面还形成有多晶硅层，这是与存储器的制备流程相一致的。因此，除了对所述氮化物层进行图形化处理，改变金属层104所形成到的表面的高度，还可以对所述多晶硅层进行图形化处理，来改变金属层104所形成到的表面的高度。
40.在该具体实施方式中，所述多晶硅层作为所述第二绝缘层203，被图形化处理，在预设区域形成了所述凹槽，以使得在所述多晶硅层的上表面形成金属层104时，凹槽内的金属层104其上表面的高度低于位于所述凹槽外的金属层104的上表面高度。这样，通过预设所述凹槽的位置，就可以限制暴露于所述接触窗205的金属层104的上表面高度低于位于所
述器件区103的金属层104的上表面高度，并达到相应的效果。
41.在一种具体实施方式中，在部分去除所述第二绝缘层203，包括以下步骤：在所述第二绝缘层203上表面形成图形化的第二掩膜层208，所述第二掩膜层208在与所述接触窗205对应的位置形成有通孔209，请看图14，图14中的通孔209将所述接触窗205要形成到的位置包含进去；从所述通孔209沿垂直所述衬底201上表面的方向向下刻蚀所述第二绝缘层203，以在所述第二绝缘层203表面形成所述凹槽，此处请参阅图15；去除所述第二掩膜层208。这里通过限制图形化的第二掩膜层208的暴露区域，来限制凹槽的位置，此处请参阅图16。
42.在图15所示的具体实施方式中，所述第二绝缘层203被所述凹槽贯穿，实际上，在将所述制备方法应用到存储器的制备时，所述凹槽的底面应当位于所述第二绝缘层203内部，与形成存储器所需的第二绝缘层203，即多晶硅层的最小厚度相关。
43.另外，还需要注意的是，在图14至图16所示的具体实施方式中，所述第二掩膜层208图形化后形成的通孔209没有如图4至图6中图形化的第一掩膜层210一样，将所有的外围区101都暴露在外，而是只暴露了接触窗205的位置以及接触窗205的位置的周围区域，实际上，第二掩膜层208图形化后暴露出来的面积也可以如图4至图6中所示的，将所有的外围区101都暴露在外，以形成台阶状的第二掩膜层208。
44.在一种具体实施方式中，还包括以下步骤：刻蚀所述金属层104以形成位线结构，且所述位线结构具有伸入至所述外围区101上方的部分。
45.这是形成了金属层104之后的操作。在该操作中，在刻蚀所述金属层104形成位线结构的过程中，延长所述位线结构的长度，将所述位线结构延伸至外围区101内一预设距离，使得所述位线结构靠近所述接触窗205一侧的端头也具有较高的高度，并且与所述接触窗205所暴露的金属层104的上表面高度基本一致，这也可以防止所述接触窗205与所述位线结构的接触不良。
46.请参阅图10至图13，在一种具体实施方式中，刻蚀所述金属层104以形成所述位线结构，包括以下步骤：在所述金属层104上方形成图形化的第三掩膜层206，请参阅图10，所述第三掩膜层206覆盖所述器件区103、接合区102和部分外围区101；以所述第三掩膜层206为掩膜以图形化所述金属层104以形成位线结构，且所述第三掩膜层206的一端覆盖至所述外围区101，请参阅图11；去除所述第三掩膜层206，请参阅图12。在图10至图13所示的具体实施方式中，还展现了形成位线结构过程中，第三掩膜层图形化后形成的沟槽207的大深宽比。在图10至图13中，沟槽207的深度d与沟槽的宽度w之间的比值即为所述沟槽207的深宽比。当该值较大时，刻蚀气体在刻蚀该沟槽207下方的金属层时刻蚀的均匀度难以控制。
47.由图13可以看出，所述第三掩膜层206的端头延伸到了外围区101内，基于该图13中所示的第三掩膜层206形成的位线结构也延伸到所述外围区101内。
48.这种结构既可以适用于位于接触窗205所在区域内的金属层104上表面低于位于器件区103的金属层104上表面的情况，也适用于位于接触窗205所在区域内的金属层104上表面不低于位于器件区103的金属层104上表面的情况。
49.在一种具体实施方式中，所述金属层104包括钨层等导电金属材料层。在使用所述制备方法制备存储器时，所述多晶硅层与所述金属层104之间还设置有tin层等，所述tin层等也跟随台阶状的多晶硅层或氮化物层中的至少一种起伏，形成台阶，以保证形成在这些
tin层等材料层上表面的金属层104具有台阶状的上表面。
50.在该具体实施方式中，还提供了一种半导体器件，包括：衬底201，形成有外围区101、器件区103和接合区102；金属层104，形成于所述衬底201上方；介电层204，形成于所述金属层104上方，且所述介电层204表面形成有接触窗205，以暴露所述金属层104，且暴露于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的所述金属层104的上表面高度。
51.在该具体实施方式中，暴露于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的金属层104的上表面高度，能够有效的防止在对所述金属层104进行刻蚀时，刻蚀气体先接触到位于所述接触窗205区域的金属层104的上表面，避免影响基于所述接触窗205形成的外围接触着陆焊盘的导电性。
52.在一种具体实施方式中，还包括：第一绝缘层202，形成于所述衬底201上表面，位于所述金属层104下方，且位于外围区101下方的所述第一绝缘层202的上表面高度低于位于所述器件区103下方的所述第一绝缘层202的上表面高度。在一种具体实施方式中，所述第一绝缘层202包括氮化物层。在制备存储器的过程中，为了与存储器的制备流程相一致，这里的第一绝缘层202指的是位于金属层104下方的氮化硅层。
53.在一种具体实施方式中，还包括：第二绝缘层203，形成于所述衬底201上表面，位于所述金属层104下方，且位于所述接触窗205下方的所述第二绝缘层203的上表面高度低于所述器件区103下方的所述第二绝缘层203的上表面高度。
54.在制备存储器的过程中，为了与存储器的制备流程相一致，这里的第二绝缘层203指的是位于金属层104下方、氮化硅层上方的多晶硅层。
55.在具有氮化物层作为第一绝缘层202的基础上，在所述氮化物层的上表面还形成有多晶硅层，这是与存储器的制备流程相一致的。因此，除了对所述氮化物层进行图形化处理，改变金属层104所形成到的表面的高度，还可以对所述多晶硅层进行图形化处理，来改变金属层104所形成到的表面的高度。
56.在该具体实施方式中，所述多晶硅层作为所述第二绝缘层203，被图形化处理，在预设区域形成了所述凹槽，能够使得在所述多晶硅层的上表面形成金属层104时，凹槽内的金属层104其上表面的高度低于位于所述凹槽外的金属层104的上表面高度。这样，通过预设所述凹槽的位置，就可以限制暴露于所述接触窗205的金属层104的上表面高度低于位于所述器件区103的金属层104的上表面高度，并达到相应的效果。
57.在一种具体实施方式中，所述半导体器件包括位线结构，所述位线结构由所述金属层104构成，并具有伸入至所述外围区101上方的部分。这是形成了金属层104之后的操作。在该具体实施方式中，所述位线结构的长度被延长延伸至外围区101内一预设距离，使得所述位线结构靠近所述接触窗205一侧的端头也具有较高的高度，与所述接触窗205所暴露的金属层104的上表面高度基本一致，这也可以防止所述接触窗205与所述位线结构的接触不良。
58.本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案
的保护范围。