半导体装置及半导体装置的制造方法与流程

1.本发明涉及半导体装置及半导体装置的制造方法。


背景技术：

2.近年来，从节能的观点出发，在电气化铁路领域、车载领域、工业机械领域或者民用机械领域等中，需要能耗低的半导体装置。例如，将半导体晶片的厚度变薄能够降低与变薄的量相应的电阻，因此，在抑制半导体装置的能耗方面是有效的。但是，在将半导体晶片变薄的情况下，耗尽层容易到达半导体晶片的背面，发生耐压的下降、泄露电流的增大。因此，在专利文献1中，提出了通过在半导体晶片的背面侧形成杂质浓度比漂移层高的缓冲层，从而能够缓和地阻止耗尽层的半导体装置。
3.专利文献1：国际公开第2016/147264号
4.但是，就专利文献1的半导体装置而言，存在产生由空穴的寿命引起的通断损耗的问题。


技术实现要素：

5.本发明就是为了解决上述问题而提出的，其目的在于提供对空穴的寿命进行控制而抑制了通断损耗的半导体装置及其制造方法。
6.本发明涉及的半导体装置具有：半导体基板，其在第1主面和与第1主面相对的第2主面之间具有第1导电型的漂移层；第1导电型的第1缓冲层，其在漂移层与第2主面之间与漂移层接触地设置，电阻率比漂移层小，具有比漂移层高的杂质浓度；以及高电阻层，其设置于第1缓冲层与第2主面之间，电阻率比漂移层大。
7.本发明涉及的半导体装置的制造方法具有：准备半导体基板的工序，该半导体基板在第1主面和与第1主面相对的第2主面之间具有第1导电型的漂移层；第1注入工序，对半导体基板在从第2主面朝向第1主面的深度方向上进行第1导电型杂质的注入；以及热处理工序，通过热处理使第1导电型杂质扩散而形成电阻率比漂移层低的第1缓冲层，在第1缓冲层与第2主面之间，不使第1导电型杂质扩散，形成电阻率比漂移层高的高电阻层。
8.发明的效果
9.根据本发明涉及的半导体装置，能够通过在半导体基板的第2主面与缓冲层之间设置高电阻层，从而对空穴的寿命进行控制，抑制通断损耗。
10.另外，根据本发明涉及的半导体装置的制造方法，在从半导体基板的第2主面向朝向第1主面的深度方向上进行杂质注入，通过热处理工序同时形成高电阻层和缓冲层，由此能够制造可以对空穴的寿命进行控制而抑制通断损耗的半导体装置。
附图说明
11.图1是表示实施方式1涉及的半导体装置的俯视图。
12.图2是表示实施方式1涉及的半导体装置的单元区域的结构的局部放大俯视图。
lateral doping)，flr所使用的环状的p型终端阱层的数量、vld所使用的浓度分布可以根据半导体装置100的耐压设计而适当选择。另外，可以遍布焊盘区域40的大致整个区域而设置p型终端阱层，也可以在焊盘区域40设置单元区域。
35.控制焊盘41例如可以是电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e。电流感测焊盘41a是用于对流过半导体装置100的单元区域的电流进行检测的控制焊盘，是以如下方式与单元区域的一部分电连接的控制焊盘，即，在电流流过半导体装置100的单元区域时，流过在单元区域整体流动的电流的几分之一至几万分之一的电流。
36.开尔文发射极焊盘41b以及栅极焊盘41c是施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与单元区域10的p型基极层电连接，栅极焊盘41c与igbt单元的栅极沟槽电极电连接。开尔文发射极焊盘41b与p型基极层也可以经由p 型接触层而电连接。温度感测二极管焊盘41d、41e是与在半导体装置100设置的温度感测二极管的阳极以及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极与阴极之间的电压进行测定，对半导体装置100的温度进行测定。
37.图2是表示实施方式1涉及的半导体装置的单元区域的结构的局部放大俯视图。另外，图3及图4是表示实施方式1涉及的半导体装置的单元区域的结构的剖视图。图2将图1所示的半导体装置100的被虚线82包围的区域放大而示出。图3是图2所示的半导体装置100的虚线a-a处的剖视图，图4是图2所示的半导体装置100的虚线b-b处的剖视图。
38.如图2所示，在单元区域10，有源沟槽栅极11和哑沟槽栅极12以条带状设置。有源沟槽栅极11在形成于半导体基板的沟槽内隔着栅极沟槽绝缘膜11b而具有栅极沟槽电极11a。哑沟槽栅极12在形成于半导体基板的沟槽内隔着哑沟槽绝缘膜12b而具有哑沟槽电极12a。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体装置100的第1主面上设置的发射极电极电连接。即，有源沟槽栅极11能够施加栅极驱动电压，但哑沟槽栅极12无法施加栅极驱动电压。
39.n 型层13在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b接触地设置。n 型发射极层13沿有源沟槽栅极11的延伸方向而与p 型接触层14交替地设置。p 型接触层14也设置于相邻的2个哑沟槽栅极12之间。
40.在图2中，将1个有源沟槽栅极11的组所包含的有源沟槽栅极11的数量设为3，但只要大于或等于1即可。另外，1个哑沟槽栅极12的组所包含的哑沟槽栅极12的数量可以大于或等于1，哑沟槽栅极12的数量也可以是0。即，也可以将在单元区域10设置的沟槽全部设为有源沟槽栅极11。
41.图3是半导体装置100的图2中的虚线a-a处的剖视图。在图3中，半导体装置100具有由半导体基板构成的n-型漂移层1。半导体基板在图3中为从n 型发射极层13以及p 型接触层14起至p型集电极层16为止的范围。在图3中，将n 型发射极层13以及p 型接触层14的纸面上端称为半导体基板的第1主面，将p型集电极层16的纸面下端称为半导体基板的第2主面。半导体基板的第1主面是半导体装置100的正面侧的主面，半导体基板的第2主面是半导体装置100的背面侧的主面。半导体装置100在第1主面和与第1主面相对的第2主面之间具有n-型漂移层1。
42.如图3所示，半导体装置100在n-型漂移层1的第1主面侧设置有与n-型漂移层1相
比n型杂质的浓度高的n型载流子积蓄层2。此外，半导体装置100也可以不设置n型载流子积蓄层2，而是在图3所示的n型载流子积蓄层2的区域也设置有n-型漂移层1。通过设置n型载流子积蓄层2，从而能够抑制电流流过半导体装置100时的通电损耗。也可以将n型载流子积蓄层2和n-型漂移层1合起来称为漂移层。
43.n型载流子积蓄层2是通过以下方式而形成的，即，将n型杂质向构成n-型漂移层1的半导体基板进行离子注入，然后，通过退火而使注入的n型杂质在n-型漂移层1即半导体基板内扩散。
44.在n型载流子积蓄层2的第1主面侧设置有p型基极层15。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在p型基极层15的第1主面侧，与有源沟槽栅极11的栅极沟槽绝缘膜11b接触地设置有n 型发射极层13，在剩余的区域设置有p 型接触层14。n 型发射极层13以及p 型接触层14构成半导体基板的第1主面。此外，p 型接触层14是与p型基极层15相比p型杂质的浓度高的区域，可以在需要对p 型接触层14和p型基极层15进行区分的情况下分别称呼它们，也可以将p 型接触层14和p型基极层15合起来称为p型基极层。
45.另外，就半导体装置100而言，在n-型漂移层1的第2主面侧设置有与n-型漂移层1相比n型杂质的浓度高的n型缓冲层3。半导体装置100的n型缓冲层3具有第一n型缓冲层3a和第二n型缓冲层3b，第一n型缓冲层3a是注入质子(h )而形成的，第二n型缓冲层3b是注入磷(p)或者砷(as)而形成的。此外，也可以不设置第二n型缓冲层3b而仅设置第一n型缓冲层3a。n型缓冲层3是为了在半导体装置100为断开状态时抑制从p型基极层15延伸至第2主面侧的耗尽层穿通而设置的。
46.半导体装置100在第一n型缓冲层3a与第二n型缓冲层3b之间具有高电阻层20。高电阻层20是电阻率比漂移层大的层。高电阻层的从第2主面朝向第1主面的方向上的厚度为大于或等于3μm的厚度。此外，在不设置第二n型缓冲层3b的情况下，高电阻层20也可以设置于p型集电极层16与第一n型缓冲层3a之间。
47.半导体装置100在第二n型缓冲层3b的下侧设置有p型集电极层16，p型集电极层16的下表面构成半导体基板的第2主面。p型集电极层16不仅设置于单元区域10，还设置于终端区域30，p型集电极层16中的在终端区域30设置的部分构成p型终端集电极层。
48.如图3所示，半导体装置100形成有从半导体基板的第1主面贯通p型基极层15而到达n-型漂移层1的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a而构成有源沟槽栅极11。栅极沟槽电极11a隔着栅极沟槽绝缘膜11b而与n-型漂移层1相对。另外，通过在沟槽内隔着哑沟槽绝缘膜12b设置哑沟槽电极12a而构成哑沟槽栅极12。哑沟槽电极12a隔着哑沟槽绝缘膜12b而与n-型漂移层1相对。有源沟槽栅极11的栅极沟槽绝缘膜11b与p型基极层15以及n 型发射极层13接触。如果对栅极沟槽电极11a施加栅极驱动电压，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
49.如图3所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体基板的第1主面的未设置层间绝缘膜4的区域之上以及在层间绝缘膜4之上形成有阻挡金属5。阻挡金属5例如可以是包含钛(ti)的导电体，例如可以是氮化钛(tin)，也可以是将钛与硅(si)合金化后的钛硅化物(tisi)。
50.如图3所示，阻挡金属5与n 型发射极层13、p 型接触层14以及哑沟槽电极12a欧姆接触，与n 型发射极层13、p 型接触层14以及哑沟槽电极12a电连接。在阻挡金属5之上设置
发射极电极6。发射极电极6例如可以由铝硅合金(al-si类合金)等铝合金形成，也可以是以在由铝合金形成的电极之上通过化学镀或者电解镀形成了镀膜的多层金属膜构成的电极。通过化学镀或者电解镀形成的镀膜例如可以是镍(ni)镀膜。
51.当在层间绝缘膜4设置的接触孔19的宽度窄，不能通过发射极电极6得到良好的填埋的情况下，也可以将与发射极电极6相比填埋性良好的钨配置于接触孔19，在钨之上设置发射极电极6。此外，也可以不设置阻挡金属5而是在n 型发射极层13、p 型接触层14以及哑沟槽电极12a之上设置发射极电极6。另外，也可以仅在n 型发射极层13等n型的半导体层之上设置阻挡金属5。也可以将阻挡金属5和发射极电极6合起来称为发射极电极。
52.在图3中，示出了在哑沟槽栅极12的哑沟槽电极12a之上不设置层间绝缘膜4而设置有接触孔19的结构，但也可以将层间绝缘膜4形成于哑沟槽栅极12的哑沟槽电极12a之上。在将层间绝缘膜4形成于哑沟槽栅极12的哑沟槽电极12a之上的情况下，只要在其它剖面将发射极电极6与哑沟槽电极12a电连接即可。
53.在p型集电极层16的第2主面侧设置集电极(collector)电极(electrode)7。集电极电极7也可以与发射极电极6同样地，由铝合金或者铝合金和镀膜构成。另外，集电极电极7也可以是与发射极电极6不同的结构。集电极电极7与p型集电极层16欧姆接触，与p型集电极层16电连接。
54.图4是半导体装置100的图2中的虚线b-b处的剖视图，是单元区域10的剖视图。与图3所示的虚线a-a处的剖视图的不同点在于，与有源沟槽栅极11接触、在半导体基板的第1主面侧设置的n 型发射极层13在图4的虚线b-b处的剖面中观察不到。即，如图3所示的这样，n 型发射极层13选择性地设置于p型基极层的第1主面侧。此外，这里所说的p型基极层是将p型基极层15和p 型接触层14合起来称呼的p型基极层。
55.接下来，对实施方式1涉及的半导体装置的制造方法进行说明。在之后的制造方法的说明中，记载了单元区域的制造方法，省略由任意的构造形成的终端区域30以及焊盘区域40等的制造方法。
56.图5～图11是表示实施方式1涉及的半导体装置的制造方法的图，示出半导体装置100的制造方法。图5～图8是表示形成半导体装置100的正面侧的工序的图，图9及图11是表示形成半导体装置100的背面侧的工序的图。
57.首先，如图5(a)所示，准备构成n-型漂移层1的半导体基板。半导体基板可以使用例如通过fz(floating zone)法制作而成的所谓的fz晶片或通过mcz(magnetic applied czochralki)法制作而成的所谓的mcz晶片，也可以是包含n型杂质的n型晶片。半导体基板所包含的n型杂质的浓度是根据制作的半导体装置的耐压而适当选择的。如图5(a)所示，在准备半导体基板的工序中，半导体基板的整体成为n-型漂移层1，但从这样的半导体基板的第1主面侧或者第2主面侧注入p型或者n型的杂质离子，然后通过热处理等而使p型或者n型的杂质离子在半导体基板内扩散，由此形成p型或者n型的半导体层，制造半导体装置100。
58.另外，尽管未图示，但在单元区域的周围具有成为终端区域30的区域。以下，主要对半导体装置100的制造方法进行说明，但针对半导体装置100的终端区域30，可以通过公知的制造方法而进行制作。例如，当在终端区域30形成具有p型终端阱层作为耐压保持构造的flr的情况下，可以在对半导体装置100的单元区域10进行加工之前注入p型杂质离子而形成，也可以在将p型杂质向半导体装置100的单元区域10进行离子注入时同时地注入p型
杂质离子而形成。
59.接下来，如图5(b)所示，从半导体基板的第1主面侧注入磷(p)等n型杂质而形成n型载流子积蓄层2。另外，从半导体基板的第1主面侧注入硼(b)等p型杂质而形成p型基极层15。n型载流子积蓄层2、p型基极层15是通过以下工序而形成的，即，在向半导体基板内注入了杂质离子之后，通过热处理使杂质离子扩散。n型杂质以及p型杂质由于是在半导体基板的第1主面之上实施了掩模处理之后被离子注入的，因此，选择性地形成于半导体基板的第1主面侧。n型载流子积蓄层2、p型基极层15形成于单元区域10，在终端区域30与p型终端阱层连接。此外，掩模处理是指：在半导体基板之上涂敷抗蚀层，使用照相制版技术而在抗蚀层的规定的区域形成开口，为了经由开口而对半导体基板的规定的区域实施离子注入或者实施蚀刻而在半导体基板之上形成掩模的处理。
60.就p型基极层15而言，p型基极层15的深度、p型杂质浓度也可以是相同的。在这样的结构的情况下，由于能够同时地进行离子注入，因此能够提高半导体装置的生产率。另外，由于p型基极层15的深度相同，因此能够缓和电场集中而抑制耐压下降。此外，也可以通过掩模处理将p型杂质分别向p型基极层15进行离子注入，由此使p型基极层15的深度、p型杂质浓度不同。
61.接下来，如图6(a)所示，通过掩模处理向p型基极层15的第1主面侧选择性地注入n型杂质，形成n 型发射极层13。注入的n型杂质例如可以是砷(as)或者磷(p)。
62.接下来，如图6(b)所示，形成从半导体基板的第1主面侧贯通p型基极层15而到达n-型漂移层1的沟槽8。贯通n 型发射极层13的沟槽8的侧壁构成n 型发射极层13的一部分。沟槽8可以通过以下工序而形成，即，在向半导体基板之上堆叠了二氧化硅(sio2)等氧化膜之后，通过掩模处理而在形成沟槽8的部分的氧化膜形成开口，将形成了开口的氧化膜作为掩模而对半导体基板进行蚀刻。在图6(b)中，使沟槽8的间隔形成得相同，但也可以使沟槽8的间隔不同。沟槽8的间隔的俯视观察时的图案能够通过掩模处理的掩模图案而适当变更。
63.接下来，如图7(a)所示，在包含氧的氛围中对半导体基板进行加热而在沟槽8的内壁以及半导体基板的第1主面形成氧化膜9。在沟槽8的内壁形成的氧化膜9中的在单元区域10的沟槽8形成的氧化膜9是有源沟槽栅极11的栅极沟槽绝缘膜11b以及哑沟槽栅极12的哑沟槽绝缘膜12b。在半导体基板的第1主面形成的氧化膜9在后续工序中被去除。
64.接下来，如图7(b)所示，在内壁形成有氧化膜9的沟槽8内，通过cvd(chemical vapor deposition)等使掺杂了n型或者p型的杂质的多晶硅堆叠，形成栅极沟槽电极11a、哑沟槽电极12a。
65.接下来，如图8(a)所示，在有源沟槽栅极11的栅极沟槽电极11a之上形成了层间绝缘膜4之后，将在半导体基板的第1主面形成的氧化膜9去除。层间绝缘膜4例如可以是二氧化硅(sio2)。并且，在通过掩模处理而堆叠的层间绝缘膜4形成接触孔。接触孔形成于n 型发射极层13之上、p 型接触层14之上、哑沟槽电极12a之上。
66.接下来，如图8(b)所示，在半导体基板的第1主面以及层间绝缘膜4之上形成阻挡金属5，然后在阻挡金属5之上形成发射极电极6。阻挡金属5是通过使用pvd(physical vapor deposition)或cvd对钛或者氮化钛等进行制膜而形成的。
67.发射极电极6例如可以通过溅射或蒸镀等pvd使铝硅合金(al-si类合金)堆叠于阻挡金属5之上而形成。另外，也可以在形成的铝硅合金之上通过化学镀或电解镀进一步形成
镍合金(ni合金)作为发射极电极6。如果通过镀敷而形成发射极电极6，则作为发射极电极6，能够容易地形成厚的金属膜，因而，能够增加发射极电极6的热容而提高耐热性。此外，当在通过pvd而形成了由铝硅合金构成的发射极电极6之后，通过镀敷处理进一步形成镍合金的情况下，用于形成镍合金的镀敷处理也可以在进行了半导体基板的第2主面侧的加工之后实施。
68.接下来，对半导体基板的第2主面侧进行磨削，使半导体基板薄化为所设计的规定厚度。磨削后的半导体基板的厚度例如可以是80μm～200μm。
69.接下来，如图9(a)所示，从半导体基板的第2主面侧注入n型杂质而形成第二n型缓冲层3b。第二n型缓冲层3b是注入磷(p)离子而形成的。注入磷离子的加速能量小于或等于1000kev，磷的注入量大于或等于1
×
10
12
cm-2
且小于或等于1
×
10
13
cm-2
。此外，也可以注入砷(as)离子而形成第二n型缓冲层3b。
70.接下来，如图9(b)所示，从半导体基板的第2主面侧注入n型杂质而形成高电阻层20。高电阻层20是注入质子(h )而形成的。此外，在设置第2缓冲层3b的情况下，向半导体基板注入的磷与质子相比原子半径大，在注入时由于原子核的冲击，大量产生注入损伤，如果磷的注入分布与质子的注入分布重叠，则可能给质子的施主化带来影响。例如，如果质子注入的加速能量变为小于或等于400kev，则磷与质子的注入分布重叠，不形成高电阻区域。因此，将质子注入的加速能量设为超过400kev的能量，对磷与质子的注入位置进行调整，由此防止彼此的干涉。此外，就磷和质子的注入顺序而言，谁先注入都可以，也可以先注入质子然后注入磷。
71.另外，与质子相比，磷能够提高作为n型杂质的激活率，因而通过由磷形成第二n型缓冲层3b，从而即使是薄化后的半导体基板，也能够可靠地抑制耗尽层穿通。
72.接下来，如图10(a)所示，从半导体基板的第2主面侧注入p型杂质而形成p型集电极层16。p型集电极层16例如可以注入硼(b)而形成。p型集电极层16也形成于终端区域30，成为p型终端集电极层。
73.接下来，如图10(b)所示，进行从半导体基板的第2主面侧注入的杂质的热处理而形成第1缓冲层3a。另外，被注入至p型集电极层、n型缓冲层3b的杂质也同时地扩散、激活。在热处理工序中，通过向第2主面照射激光、进行激光退火，从而使注入的杂质激活。第1缓冲层3a是通过热处理而使杂质扩散，以比漂移层低的电阻率形成的。此时，在第1缓冲层3a与第2缓冲层3b之间不使n型杂质扩散，使高电阻层20的电阻率为比漂移层高的电阻率。
74.在质子注入时的质子通过区域形成晶体缺陷，但在热处理工序之后晶体缺陷仍然残留下来，由此形成高电阻层20。这是因为，质子通过区域由于残存的质子量少，因此在热处理工序时n型杂质即质子不扩散、不激活，成为高电阻。另一方面，根据质子的注入位置，质子量比高电阻层20多，因此，能够在热处理工序时形成第1缓冲层3a。即，在热处理工序中，能够同时形成电阻率比漂移层高的高电阻层20和电阻率比漂移层低的第1缓冲层3a。此外，第一n型缓冲层3a和高电阻层20可以形成于单元区域10以及终端区域30，也可以只形成于单元区域10。
75.如果是这样的制造方法，不从半导体装置的正面朝向背面进行电子束照射而是对空穴的寿命进行控制，同时形成缓冲层，因此能够简化制造工序，提高生产效率。并且，由于不需要从半导体装置的正面进行电子束照射，因此电子束不通过正面，所以能够防止单元
区域的电气特性的波动。
76.此外，从半导体基板的第2主面侧注入的杂质即质子在大于或等于350℃且小于或等于450℃这样的退火温度下被激活，因而需要留意在注入了质子之后，除了用于质子的激活的工序以外，半导体基板整体不会达到比退火温度高的温度。
77.另外，质子能够以较低的加速能量从半导体基板的第2主面注入至深的位置，能够通过改变加速能量而较容易地变更质子的注入深度。因此，在由质子形成缓冲层时，如果一边变更加速能量一边进行多次注入，则与由磷形成相比，能够在半导体基板的厚度方向形成宽度宽的缓冲层。关于该结构，在后述的变形例中进行说明。
78.接下来，如图11所示，在半导体基板的第2主面之上形成集电极电极7。集电极电极7遍布第2主面的单元区域10以及终端区域30的整面而形成。集电极电极7可以通过溅射或蒸镀等pvd使铝硅合金(ai-si类合金)或钛(ti)等堆叠而形成，也可以使铝硅合金、钛、镍或者金等多个金属层叠而形成。并且，也可以在通过pvd形成的金属膜之上通过化学镀或电解镀进一步形成金属膜作为集电极电极7。
79.通过以上这样的工序制作半导体装置100。在1片n型晶片以矩阵状制作多个半导体装置100，因而通过激光切割或刀具切割而切分为单个的半导体装置100，由此完成半导体装置100。
80.接下来，为了对实施方式1涉及的半导体装置100的高电阻层20进行说明，首先对对比例的半导体装置进行说明。
81.图12是表示对比例的半导体装置的图。就对比例的半导体装置而言，与实施方式1的半导体装置100的不同点在于，在第1缓冲层3a与第2缓冲层3b之间未设置高电阻层20。即，就对比例的半导体装置而言，第1缓冲层3a与第2缓冲层3b相邻地设置。
82.图13是表示对比例的半导体装置和实施方式1涉及的半导体装置100的电阻率分布的图，是sr(spreading resistance)分布。图13的实线所示的实施例是图11所示的半导体装置100的虚线c-c处的电阻率分布，图13的虚线所示的对比例是图12所示的半导体装置的虚线d-d处的电阻率分布。就高电阻层20而言，电阻率比基板电阻率大。即，高电阻层20是与半导体基板的电阻率之间的电阻率之比大于或等于1的区域。此外，高电阻层20的电阻率为10ωcm～1000ωcm、半导体基板的电阻率为10ωcm～100ωcm、第1缓冲层3a的电阻率为1ωcm～10ωcm、第2缓冲层3b的电阻率为0.1ωcm～1ωcm的范围。
83.图14是表示电阻率之比与质子注入量之间的关系的图。图14的最大电阻率是指图11所示的半导体装置100的虚线c-c处的电阻率分布中的成为最大电阻率的值。图14例示了形成高电阻层的质子注入量与注入时的加速能量的关系。
84.在将n型杂质即质子注入至半导体装置时，在质子通过区域形成晶体缺陷。质子通过区域由于残存的质子量少，因此在热处理工序中质子难以扩散、激活。因此，在热处理工序之后，晶体缺陷仍然残留下来，由此形成高电阻层20。
85.但是，根据质子注入量，有时在热处理工序时与半导体基板相比电阻率低的缓冲层的宽度发生变化，不形成高电阻层20。例如，越是增大质子注入量，在热处理工序时质子越容易扩散、激活，因此，与半导体基板相比电阻率低的第1缓冲层3a的宽度形成得大。因此，为了在半导体基板的第2主面与第1缓冲层3a之间形成高电阻层20，质子注入量越是增大，越是需要将质子从第2主面侧注入至更深的位置。即，根据质子注入量，如果从第2主面
侧质子注入至浅的位置，则在热处理工序时质子从质子的注入位置直至质子通过区域而扩散、激活，由此晶体缺陷没有残留下来，不形成高电阻层20。因此，通过改变将质子注入的加速能量而调整注入位置。
86.质子的飞程在500kev时为6μm左右，在1500kev时为30μm左右，加速能量越大，越能够将质子注入至更深的位置。例如，在质子注入的加速能量大于或等于500kev，质子的注入量小于7
×
10
12
cm-2
时，形成高电阻层。另外，在质子注入的加速能量大于或等于1000kev，质子的注入量小于5
×
10
13
cm-2
时，形成高电阻层。另外，在质子注入的加速能量大于或等于1500kev，质子的注入量小于1
×
10
14
cm-2
时，形成高电阻层。
87.此外，即使质子的注入量超过图14所示的范围而增大为3
×
10
15
cm-2
，也由于加速能量超过2000kev而形成高电阻层。当然，即使小于3
×
10
15
cm-2
，只要加速能量大于或等于2000kev，也能够将质子从第2主面侧注入至深的位置，因此能够在第1缓冲层3a与第2主面之间形成高电阻层20。
88.图15是表示对比例的半导体装置和实施方式1涉及的半导体装置100的截止损耗与集电极发射极间饱和电压vce(sat)的关系的图。
89.根据图15可知，相对于对比例，实施例抑制了截止损耗。这是因为，高电阻层20作为晶体缺陷而捕获载流子即空穴，通过与电子的复合而使空穴消失，由此能够缩短空穴的寿命。即，相对于对比例，在实施例中具有高电阻层20，因此空穴的消失变快，由此通断速度变快，能够抑制通断损耗。
90.此外，优选高电阻层20形成于集电极层16的附近。如果是这样的结构，则高电阻层20变得容易捕获从集电极层16移动的空穴，因此能够进一步抑制通断损耗。
91.就实施方式1涉及的半导体装置而言，通过在半导体基板的第2主面与第1缓冲层3a之间设置高电阻层20，从而能够对空穴的寿命进行控制，抑制通断损耗。
92.另外，根据实施方式1涉及的半导体装置的制造方法，在从半导体基板的第2主面朝向第1主面的深度方向上进行杂质注入，在热处理工序中同时形成高电阻层20和缓冲层3a，由此能够提高生产效率。
93.＜变形例＞
94.使用图16对实施方式1的变形例涉及的半导体装置的结构进行说明。图16是表示实施方式1的变形例涉及的半导体装置的图。此外，在实施方式1的变形例中，对与在实施方式1中说明过的结构要素相同的结构要素标注相同的标号而省略说明。
95.如图16所示，变形例的半导体装置的n型缓冲层3在实施方式1的结构的基础上，还具有第三n型缓冲层3c，第三n型缓冲层3c是注入质子(h )而形成的。图17是表示实施方式1的变形例涉及的半导体装置的电阻率分布的图，是sr(spreading resistance)分布。图17的变形例是图16所示的半导体装置的虚线e-e处的电阻率分布。就变形例的半导体装置而言，由于具有第三n型缓冲层3c，因此在高电阻层20与第1主面之间具有多个电阻率的下极点(bottom)。在这样的结构中，也通过在图17中在半导体基板的第2主面与缓冲层之间设置高电阻层20，从而能够对空穴的寿命进行控制，抑制通断损耗。此外，在变形例中，具有第三n型缓冲层3c，但也可以还具有多个n型缓冲层，在高电阻层20与第1主面之间具有多个电阻率的下极点。
96.＜实施方式2＞
97.使用图18对实施方式2涉及的半导体装置的结构进行说明。图18是表示实施方式2涉及的半导体装置的图。此外，在实施方式2中，对与在实施方式1中说明过的结构要素相同的结构要素标注相同的标号而省略说明。
98.如图18所示，实施方式2的半导体装置是二极管，在这一点上与实施方式1的半导体装置不同。在图18中，半导体基板是从p 型接触层24至n 型阴极层26为止的范围。在图18中，将p 型接触层24的纸面上端称为半导体基板的第1主面，将n 型阴极层26的纸面下端称为半导体基板的第2主面。此外，p 型接触层24并非必须设置，在不设置p 型接触层24的情况下，将p型阳极层25称为半导体基板的第1主面。
99.如图18所示，在n-型漂移层1的第2主面侧以与实施方式1的半导体装置相同的结构而设置有n型缓冲层3即第一n型缓冲层3a和第二n型缓冲层3b。
100.在实施方式2的半导体装置50的恢复动作时，与阴极电极28相比，对阳极电极27施加负的电压。在正向动作时朝向n 型阴极层26移动的空穴改变移动方向而沿朝向p型阳极层25的方向进行移动。但是，在从正向动作切换为恢复动作的定时，比电子寿命长的空穴的一部分经由阳极电极27而流出至半导体装置外部。如此，由于载流子的移动而流过恢复电流，产生恢复损耗。此时，实施方式2的半导体装置在半导体基板的第2主面与第1缓冲层3a之间具有高电阻层20，因此，特别地，能够捕获第2主面(背面)附近的载流子即空穴，通过与电子的复合而缩短空穴的寿命。即，在实施方式2中，能够通过抑制由空穴的寿命引起的恢复电流而抑制通断损耗。
101.因此，就实施方式2涉及的半导体装置而言，能够通过在半导体基板的第2主面与第1缓冲层3a之间设置高电阻层20，从而对空穴的寿命进行控制，抑制通断损耗。
102.对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的。能够在不脱离其主旨的范围进行各种省略、置换、变更。另外，各实施方式能够进行组合。
103.标号的说明
104.1 n-型漂移层
105.2 n型载流子积蓄层
106.3 n型缓冲层
107.4 层间绝缘膜
108.5 阻挡金属
109.6 发射极电极
110.7 集电极电极
111.10 单元区域
112.11 有源沟槽栅极
113.11a 栅极沟槽电极
114.11b 栅极沟槽绝缘膜
115.11c 有源沟槽栅极的底面
116.11d 有源沟槽栅极的侧壁
117.12 哑沟槽栅极
118.12a 哑沟槽电极
119.12b 哑沟槽绝缘膜
120.13 n 型发射极层
121.14 p 型接触层
122.15 p型基极层
123.16 p型集电极层
124.19 接触孔
125.20 高电阻层
126.21 二极管沟槽栅极
127.21a 二极管沟槽电极
128.21b 二极管沟槽绝缘膜
129.21c 二极管沟槽栅极的底面
130.21d 二极管沟槽栅极的侧壁
131.24 p 型接触层
132.25 p型阳极层
133.26 n 型阴极层
134.27 阳极电极
135.28 阴极电极
136.30 终端区域
137.31 p型终端阱层
138.40 焊盘区域
139.41 控制焊盘