电力设备巡检FPGA控制接口电路的制作方法

技术特征：
1.电力设备巡检fpga控制接口电路，包括fpga控制部分、数据保存部分和接口部分，其特征在于fpga控制部分的信号传输端口分别与单片机控制部分的信号传输端口、接口部分的信号传输端口、数据保存部分的信号传输端口相连；所述fpga控制部分包括主控芯片部分、第一存储部分、第二存储部分、晶振部分和jtag接口，主控芯片部分分别与第一存储部分、第二存储部分、晶振部分和jtag接口相连。2.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述主控芯片部分采用ep4ce10f17c8芯片u28，u28的r4、t4、t3、r3、t5、r5、t6、r6、t7、r7、p8、n8、t8、r8、t2引脚分别与sdram_clk、sdram_d13、sdram_d13、sdram_d0、sdram_d12、sdram_d2、sdram_d11、sdram_d3、sdram_d10、sdram_d4、sdram_d8、sdram_d7、sdram_d9、sdram_d6、sdram_d15对应相连，u28的k5、l4、j1、j2、l6、k6、j6、k1、k2、l1、l2、l3、n1、n2、p1、p2引脚分别与u2_pd0、u2_pd1、u2_pd2、u2_pd3、u2_pd4、u2_pd5、u2_pd6、u2_pd7、u2_pd8、u2_pd9、u2_pd10、u2_pd11、u2_pd12、u2_pd13、u2_pd14、u2_pd15对应相连，u28的c1、h2脚分别与epcs_asdo、epcs_data0对应相连，u28的b16、c16脚分别与i2c1_sda、i2c1_scl对应相连，u28的n13、m12、l12、k12、 j14、j12、j16、j15、 k16、 k15、l16、l15、n16、n15、p16、r16脚分别与hdmi_cec_a、hdmi_hpd、sd_d0、sd_d1、sd_d2、sd_d3、sd_cmd、sd_clk、hdmi_tx2_n、hdmi_tx2_p、hdmi_tx1_n、hdmi_tx1_p、hdmi_tx0_n、hdmi_tx0_p、hdmi_txc_n、hdmi_txc_p对应相连，u28的n11、m10、t9、r9、l9、m9、n9、p9、p11、t10、r10、t11、r11、t12、r12、t13、r13、 r14、 t15、t14、p14、n12、m11脚分别与sdram_a3、sdram_dm0、sdram_d1、sdram_cke、sdram_we、sdram_dm1、sdram_a2、sdram_a9、sdram_a0、sdram_a8、sdram_cas、sdram_a7、sdram_ras、sdram_a6、sdram_cs、sdram_a5、sdram_ba0、sdram_ba1、sdram_a10、sdram_a4、sdram_a1、sdram_a11、sdram_a12对应相连，u28的e3、g3、k3、m3、t1、p7、p4、p10、p13、t16、k14、m14、e14、g14、a16、c10、c13、a1、c4、c7脚接 3.3v，u28的g10、g6、g7、g8、g9、h11、h6、k7、n4、d13脚接 1.2v，u28的l5、f12脚接 2.5v；u28的h8、h7、h16、h15、h10、g4、g13、e4、e2、e13、d7、d10、c5、c12、b2、b15、h9、j10、j7、j8、j9、k13、k4、m13、m4、n10、n7、p12、p5、r15、r2、m5、e12接gnd，u28的h14脚通过电阻r275分别与 3.3v、电阻r280一端、电阻r281一端相连，u28的h1脚接epcs_clk，u28的h13脚分别与u28的g12脚、电阻r279一端、gnd、电阻r282一端相连，u28的h12脚分别与 2.5v、电阻r283一端、电阻r284一端相连，u28的j3脚接r279另一端，u28的h5脚接r280另一端，u28的f4脚接r281另一端，u28的h3脚分别与r282另一端、jtag_tck相连，u28的h4脚分别与电阻r283另一端、jtag_tdi相连，u28的j4脚接jtag_tdo，u28的j5脚分别与jtag_tms、r284另一端相连；u28的e1、m15脚分别与fpga_clk、nrst对应相连。3.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述第一存储部分采用w25q64芯片u32，u32的1～8脚分别与flash_nce、epcs_data0、 3.3v、gnd、epcs_asdo、epcs_clk、 3.3v、 3.3v对应相连。4.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述第二存储部分采用mt48lc16m16a2b4芯片u29，u29的23～26、29～34、22、35、36、20、21、18、17、16脚分别与sdram_a0、sdram_a1、sdram_a2、sdram_a3、sdram_a4、sdram_a5、sdram_a6、sdram_a7、sdram_a8、sdram_a9、sdram_a10、sdram_a11、sdram_a12、sdram_ba0、sdram_ba1、sdram_ras、sdram_cas、sdram_we对应相连，u29的6、12、46、52、28、41、54脚接gnd，u29的1、14、27、39、43、49脚接 3.3v，u29的2、4、5、7、8、10、11、13、42、44、45、47、48、50、51、53分别与sdram_
d0、sdram_d1、sdram_d2、sdram_d3、sdram_d4、sdram_d5、sdram_d6、sdram_d7、sdram_d8、sdram_d9、sdram_d10、sdram_d11、sdram_d12、sdram_d13、sdram_d14、sdram_d15对应相连。5.根据权利要求2所述电力设备巡检fpga控制接口电路，其特征在于所述 3.3v分别与电容c297～c306一端、电容c309～c328一端相连，c297～c306另一端、c309～c328另一端接gnd， 1.2v分别与电容 c329～c338一端相连，c329～c338另一端接gnd。6.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述晶振部分采用32.768khz晶振y5，y5的4脚接vcc，y5的2脚接gnd，y5的3脚接fpga_clk。7.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述jtag接口采用10脚接口j2，j2的1、3、5、9脚分别与jtag_tck、jtag_tdo、jtag_tms、jtag_tdi对应相连，j2的2、10脚接gnd，j2的4脚接 2.5v。8.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述数据保存部分包括128g_sd卡sd1，sd1的1～8脚分别与sd_d2、sd_d3、sd_cmd、 3.3v、sd_clk、gnd、sd_d0、sd_d1对应相连； 3.3v分别与电阻r268一端、电阻r269一端、电阻r270一端、电容c289一端、电阻r271一端、电阻r272一端相连，r268另一端、r269另一端、r270另一端、c289另一端、r271另一端、r272另一端分别与sd_d2、sd_d3、sd_cmd、gnd、sd_d0、sd_d1对应相连。9.根据权利要求1所述电力设备巡检fpga控制接口电路，其特征在于所述接口部分包括srv05-4芯片u30、u31，u30的1～4、6脚分别与hdmi_datan2_cn、gnd、hdmi_datap2_cn、hdmi_datap1_cn、hdmi_datan1_cn对应相连，u31的1～4、6脚分别与hdmi_clkn_cn、gnd、hdmi_clkp_cn、hdmi_datap0_cn、hdmi_datan0_cn对应相连；i2c1_sda分别与电阻r277一端、2sk3018管q50的2脚相连，r277另一端分别与 3.3v、q50的1脚相连，q50的3脚分别与电阻r278一端、ddc_sda相连，r278另一端接 5v；i2c1_scl分别与电阻r285一端、2sk3018管q51的2脚相连，r285另一端分别与 3.3v、q51的1脚相连，q51的3脚分别与电阻r286一端、ddc_scl相连，r286另一端接 5v；hdmi_cec_a分别与电阻r289一端、2sk3018管q52的2脚相连，r289另一端分别与 3.3v、q52的1脚相连，q52的3脚分别与电阻r290一端、hdmi_cec_con相连，r286另一端接 5v；hdmi_hpd分别与电阻r288一端、电阻r287一端相连，r288另一端接gnd，r287另一端接hdmi_hpd_con；atom010130010052_hdmi_19p接插件j1的1脚分别与hdmi_datap2_cn、电容c290一端相连，c290另一端接hdmi_tx2_p，j1的2脚分别与j1的5脚、j1的8脚、j1的11脚、j1的17脚、gnd相连；j1的3脚分别与hdmi_datan2_cn、电容c291一端相连，c291另一端接hdmi_tx2_n；j1的4脚分别与hdmi_datap1_cn、电容c292一端相连，c292另一端接hdmi_tx1_p；j1的6脚分别与hdmi_datan1_cn、电容c293一端相连，c293另一端接hdmi_tx1_n；j1的7脚分别与hdmi_datap0_cn、电容c294一端相连，c294另一端接hdmi_tx0_p；j1的9脚分别与hdmi_datan0_cn、电容c295一端相连，c295另一端接hdmi_tx0_n；j1的10脚分别与hdmi_clkp_cn、电容c296一端相连，c296另一端接hdmi_txc_p；j1的12脚分别与hdmi_clkn_cn、电容c307一端相连，c307另一端接hdmi_txc_n；j1的13脚分别与hdmi_cec_con、电阻r274一端、esd5b5.0st1g管tvs4一端相连，r274另一端接 3.3v，tvs4另一端接gnd；j1的14脚接nc0；j1的15脚分别与hdmi_scl_con、ddc_scl、esd5b5.0st1g管tvs3一端相连，tvs3另一端接gnd；j1的16脚分别与hdmi_sda_con、ddc_sda、esd5b5.0st1g管tvs2一端相连，tvs2另一端接
gnd；j1的18脚分别与 5v、esd5b5.0st1g管tvs1一端、esd5b5.0st1g管tvs5一端、电容c308一端相连，tvs1另一端、tvs5另一端、c308另一端接gnd；j1的19脚分别与hdmi_hpd_con、esd5b5.0st1g管tvs6一端、电阻r276一端相连，tvs6另一端、r276另一端接gnd。

技术总结
电力设备巡检FPGA控制接口电路属于巡检控制技术领域，尤其涉及一种电力设备巡检FPGA控制接口电路。本发明提供一种电力设备巡检FPGA控制接口电路。本发明包括FPGA控制部分、数据保存部分和接口部分，其特征在于FPGA控制部分的信号传输端口分别与单片机控制部分的信号传输端口、接口部分的信号传输端口、数据保存部分的信号传输端口相连；所述FPGA控制部分包括主控芯片部分、第一存储部分、第二存储部分、晶振部分和JTAG接口，主控芯片部分分别与第一存储部分、第二存储部分、晶振部分和JTAG接口相连。JTAG接口相连。JTAG接口相连。


技术研发人员：任娜 王洪江 王黎明 张楠
受保护的技术使用者：沈阳工程学院
技术研发日：2021.11.15
技术公布日：2022/2/18