一种存储器的形成方法和存储器与流程

1.本发明涉及半导体领域，尤其涉及一种存储器的形成方法和存储器。


背景技术：

2.随着动态随机存取存储器(dynamic random access memory，dram)的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响dram阵列区的饱和电流，进而影响dram的运行效率。
3.在dram的线宽不断减小的情况下，如何增大位线结构之间的间距，是当前亟待解决的问题。


技术实现要素：

4.本发明实施例提供一种存储器的形成方法和存储器，通过形成位线结构中的导电层位于不同高度，在不改变位线结构排布方式的基础上，增大位线结构中导电层之间的间距。
5.第一方面，本发明实施例提供了一种存储器的形成方法，包括：提供基底，所述基底中至少包括字线结构以及有源区，以及位于所述基底顶部表面的底介质层和位线接触层，所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区，所述位线接触层覆盖所述底介质层且填充所述位线接触开口；
6.刻蚀部分所述位线接触层，形成不同高度的所述位线接触层；
7.在所述位线接触层顶部表面形成导电层，于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度；
8.在所述导电层顶部表面形成顶介质层；
9.依次刻蚀部分所述顶介质层、所述导电层和所述位线接触层，形成分立的位线结构。
10.可选的，所述刻蚀部分所述位线接触层，形成不同高度的所述位线接触层，包括：
11.在所述位线接触层顶部表面形成光刻掩膜层；
12.两次图形化所述光刻掩膜层，形成第一掩模图案和第二掩模图案，所述第一掩模图案包括成行以及成列排列的多个第一覆盖图案，所述第二掩模图案包括成行以及成列排列的多个第二覆盖图案，所述第一覆盖图案和所述第二覆盖图案在字线结构延伸方向和与字线垂直方向上依次交替排列；
13.基于间隔排列的所述第一覆盖图案和所述第二覆盖图案刻蚀部分所述位线接触层，形成不同高度的所述位线接触层；
14.去除所述间隔排列的所述第一覆盖图案和所述第二覆盖图案。
15.可选的，所述间隔排列的所述第一覆盖图案和所述第二覆盖图案为圆形或椭圆。
16.可选的，所述依次刻蚀部分所述顶介质层、所述导电层和所述位线接触层，形成分
立的位线结构后，于所述垂直于所述字线结构延伸的方向上，所述位线结构中的导电层的连线呈波浪线，于所述字线结构延伸的方向上，相邻所述分立的位线结构中的导电层的高度不同。
17.可选的，所述在所述位线接触层顶部表面形成导电层，包括：
18.在所述位线接触层顶部表面形成导电膜；
19.刻蚀所述导电膜，在位于不同高度的所述位线接触层顶部表面形成厚度一致的所述导电层。
20.可选的，所述在所述导电层顶部表面形成顶介质层，包括：
21.在所述导电层顶部表面形成顶介质膜；
22.对所述顶介质膜顶部表面进行平坦化处理形成所述顶介质层，所述顶介质层的顶部表面高度一致。
23.第二方面，本发明实施例还提供一种存储器，包括：
24.基底，所述基底中至少包括字线结构以及有源区；
25.底介质层，所述底介质层位于所述基底顶部，且所述底介质层中具有位线接触开口，所述位线接触开口暴露出所述基底中的所述有源区；
26.分立的位线结构，所述位线结构的顶部表面于同一高度，所述位线结构包括：位于所述底介质层顶部以及所述位线接触开口中位线接触层，位于所述位线接触层顶部的导电层，以及位于所述导电层顶部的顶介质层；
27.其中，在位线结构延伸的方向上，同一所述位线结构中的所述导电层位于不同高度，且在字线结构延伸的方向上，相邻所述位线结构中的所述导电层位于不同高度。
28.可选的，所述分立的位线结构中导电层的厚度一致。
29.可选的，在垂直于所述位线结构延伸的方向上，所述导电层的连线呈波浪线。
30.可选的，在字线结构延伸的方向上，位线结构中导电层按照预设高度顺序依次交替排布。
31.本发明实施例中，通过掩膜图案形成不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度，在不改变位线结构排布方式的基础上，相邻分立的位线结构中导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距，进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
附图说明
32.图1至图14为本发明实施例提供的存储器的形成方法各步骤对应的结构示意图；
33.图15为本发明实施例形成的存储器的剖面结构示意图。
具体实施方式
34.下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便
于描述，附图中仅示出了与本发明相关的部分而非全部结构。
35.目前，随着动态随机存取存储器的特征尺寸和线宽不断减小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的寄生电容不断增大，影响dram阵列区的饱和电流，进而影响dram的运行效率。
36.为解决上述问题，本发明实施例提供了一种存储器的形成方法，包括：提供基底，基底中至少包括字线结构以及有源区，以及位于基底顶部表面的底介质层和位线接触层，位线接触层覆盖底介质层；在位线接触层顶部表面形成光刻胶层；提供掩模结构，掩模结构包括第一掩模图案和第二掩模图案，第一掩模图案包括成行以及成列排列的多个第一覆盖图案，第二掩模图案包括成行以及成列排列的多个第二覆盖图案，第一覆盖图案行和第二覆盖图案行依次交替排列，第一覆盖图案列和第二覆盖图案列依次交替排列；沿第一方向，掩膜结构包括多个掩膜图案组，掩模图案组包括第一子掩模图案组和第二子掩模图案组，第一子掩模图案组和第二子掩模图案组共用至少一个覆盖图案；第一子掩膜图案组包括第一暴露图案，第二子掩模图案组包括第二暴露图案，且第一暴露图案和第二暴露图案的面积不同；第一方向与所述基底平行；刻蚀第一暴露图案和第二暴露图案，形成不同高度的位线接触层和底介质层；在位线接触层顶部表面形成导电层，于垂直于字线结构延伸的方向上，导电层顶部表面位于不同高度；于字线结构延伸的方向上，导电层顶部表面位于不同高度；在导电层顶部表面形成顶介质层；依次刻蚀部分顶介质层、导电层和位线接触层，形成分立的位线结构。由于掩膜结构中第一暴露图案和第二暴露图案面积不同，由于刻蚀速率与开口面积有关，因此刻蚀形成不同高度的位线接触层，后续沉积导电层也位于不同高度，在不改变位线结构排布方式的基础上，可以增大位线结构中导电层之间的间距，减小导电层之间的寄生电容。
37.以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
38.图1至图14为本发明实施例提供的存储器的形成方法各步骤对应的结构示意图，下面对本实施例的存储器的形成方法进行具体说明。
39.结合参考图1至图5，提供基底100，基底100中至少包括字线结构102以及有源区101，以及位于基底100顶部表面的底介质层110和位线接触层120，底介质层110中具有位线接触开口111，位线接触开口111暴露出基底100中的有源区101，位线接触层120覆盖底介质层110且填充位线接触开口111；
40.以下将结合附图对图1至图5进行详细说明。
41.参考图1，提供基底100，基底100中至少包括字线结构102以及有源区101。
42.图1中示出了字线结构延伸的方向10，即图中虚线10。
43.多个有缘区101相互平行间隔排布，且第i列有源区101与第i 3列有源区101在垂直于字线结构延伸的方向10上，不同有源区101位于同一水平位置；第i列有源区101与相邻列(第i 1列和第i-1列)的有源区101在垂直于字线结构延伸的方向10上位于不同水平位置。交替排布的字线结构102分隔开的有源区101的中部为位线接触点，用于连接后续形成的位线结构。
44.需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结
构，例如浅沟槽隔离结构等，本领域技术人员可以理解基底100中还包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
45.基底100的材料可以包括蓝宝石、硅、碳化硅、砷化镓、氮化铝或者氧化锌等；在本实施例中基底100采用硅材料形成，本领域技术人员清楚，本实施例采用硅材料作为基底100是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的基底的材料。
46.参考图2至图5，在基底100顶部表面形成底介质层110和位线接触层120，位线接触层120覆盖底介质层110。底介质层110用于隔绝相邻有源区101的位线结构200。本实施例中，底介质层的材料为氮化硅，在其他实施例中，底介质层的材料也可以为氧化硅或氮氧化硅等绝缘材料。
47.参考图3，图3为基底100的俯视示意图，图3基于图2形成底介质层110的基础上给出了后续需要形成位线结构200的位置，图3中示出了位线结构延伸的方向20，即图中虚线20，位线结构200连接一列有源区101的位线接触点。
48.参考图4，于基底100顶部表面形成的位线接触层120，位线接触层120覆盖底介质层110，图4中给出了后续需要形成的位线结构200的位置。
49.本实施例中，位线接触层120采用多晶硅材料，用于后续形成的位线结构200连接基底100中的有源区101。
50.具体地，参考图5，在位线接触层120顶部表面形成光刻掩膜层130。
51.参考图6至图8，两次图形化光刻掩膜层130，形成第一掩模图案310和第二掩模图案320，第一掩模图案310包括成行以及成列排列的多个第一覆盖图案311，第二掩模图案320包括成行以及成列排列的多个第二覆盖图案321，第一覆盖图案311和第二覆盖图案321在字线结构102延伸方向和与字线垂直方向上依次交替排列，基于间隔排列的第一覆盖图案311和第二覆盖图案321刻蚀部分位线接触层120，形成不同高度的位线接触层120，去除间隔排列的第一覆盖图案311和第二覆盖图案321。
52.当在位线接触层120顶部表面形成光刻掩膜层130后，通过两次图案化光刻掩膜层120，形成第一掩模图案310和第二掩模图案320，然后根据间隔排列的第一覆盖图案311和第二覆盖图案321刻蚀部分位线接触层120，形成不同高度的位线接触层120。如图8、图9和图10所示，由于沿垂直于字线结构102延伸方向间隔排列的第一覆盖图案311和第二覆盖图案321之间的间距不同，当对第一覆盖图案311和第二覆盖图案321之间位线接触层120时，会刻蚀形成不同高度的位线接触层121和底介质层110。
53.可选的，如图6、图7和图8所示，间隔排列的第一覆盖图案311和第二覆盖图案321为圆形或椭圆形。
54.需要说明的是，图6、图7和图8示例性表示间隔排列的第一覆盖图案311和第二覆盖图案321为圆形，也可以设置间隔排列的第一覆盖图案311和第二覆盖图案321为椭圆形，本发明实施例不对间隔排列的第一覆盖图案311和第二覆盖图案321的具体形状进行限定。
55.形成不同高度的位线接触层121的原因包括：位线接触层121用于后续形成导电层后，导电层即位于不同的高度。
56.参考图11至图12，在不同高度的位线接触层121顶部表面形成导电层140。
57.具体地，参考图10，在不同高度的位线接触层121顶部表面形成导电膜141。
58.参考图12，刻蚀导电膜141(参考图11)，在位于不同高度的位线接触层121顶部表面形成厚度一致的导电层140。
59.通过形成厚度一致的导电层140，确保位于不同高度的位线接触层121顶部表面的导电层140位于不同高度。
60.在其他实施例中，位于不同高度的位线接触层顶部表面的导电层的厚度可以不同，但需要保证导电层的顶部表面位于不同高度，从而使得不同位线结构之间的导电层的连线呈波浪线，从而在不改变位线结构排布方式的基础上，增大位线结构间导电层的间距。
61.形成的导电层140于垂直于字线结构延伸的方向10上，顶部表面位于不同高度；于字线结构延伸的方向10上，顶部表面位于不同高度。
62.本实施例中，导电层140由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
63.参考图13，在导电层140顶部表面形成顶介质层150。
64.具体地，在导电层顶部表面顶介质膜，对顶介质膜表面进行平坦化处理处理形成顶介质层150，顶介质层150顶部表面高度一致。
65.具体地，采用化学机械研磨的方式对顶介质膜顶部表面进行平坦化处理，化学机械研磨工艺相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
66.本实施例中，顶介质层150的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施例中，顶介质层150的材料为含氮的绝缘材料，即顶介质层150采用氮化硅材料。
67.参考图14，依次刻蚀部分顶介质层150、导电层140和不同高度的位线接触层121，形成分立的位线结构200。
68.于垂直于字线结构延伸的方向10上，分立的位线结构200中的导电层140的连线呈波浪线，于字线结构延伸的方向10上，相邻分立的位线结构200中的导电层140的高度不同。
69.相对于现有技术而言，本发明实施例提供的存储器的形成方法，通过采用掩膜结构中第一掩膜结构和第二掩膜结构形成的第一暴露图案和第二暴露图案面积的不同，因此刻蚀形成位线结构中的导电层位于不同高度，于垂直于所述字线结构延伸的方向上，导电层顶部表面位于不同高度，于字线结构延伸的方向上，导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，不同位线结构中导电层位于不同高度，在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
70.在上述实施例的基础上，图15是本发明实施例提供的一种存储器的结构示意图，结合图3和图15，存储器包括：基底100，基底100中至少包括字线结构102以及有源区101；底介质层110，底介质层110位于基底100顶部，且底介质层110中具有位线接触开口，位线接触开口暴露出基底100中的有源区101；分立的位线结构200，位线结构200的顶部表面于同一高度，位线结构200包括：位于底介质层110顶部以及位线接触开口中位线接触层121，位于位线接触层121顶部的导电层140，以及位于导电层140顶部的顶介质层150；其中，在位线结构延伸的方向上，同一位线结构中的导电层140位于不同高度，且在字线结构延伸的方向上，相邻位线结构中的导电层140位于不同高度。
71.需要说明的是，基底100中还包括除字线结构102和有源区101外的其他存储器结构，例如浅沟槽隔离结构等，由于其他存储器结构并不涉及到本发明的核心技术，在此不过多进行赘述；本领域技术人员可以理解基底100中还包括除字线结构102和有源区101外的其他存储器结构，用于存储器的正常运行。
72.在本实施例中，导电层140的厚度一致，在其他实施例中，位于不同高度的位线接触层121顶部表面的导电层140的厚度可以不同，但需要保证导电层140的顶部表面位于不同高度，从而使得不同位线结构之间的导电层的连线呈波浪线，从而在不改变位线结构排布方式的基础上，增大位线结构间导电层的间距。
73.在本实施例中，在位线结构延伸的方向上，导电层140的连线呈波浪线，即同一位线结构200中，导电层140位于不同高度。
74.在本实施例中，在字线结构延伸的方向10上，于第一高度的导电层140和第二高度的导电层140交替排布，在其他实施例中，导电层140可以按照预设的高度排序进行交替排布。
75.与现有技术相比，通过不同高度的位线接触层，使得在位线接触层顶部表面的导电层位于不同高度；于垂直于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，于所述字线结构延伸的方向上，所述导电层顶部表面位于不同高度，即后续形成的分立的位线结构中，不同位线结构中导电层位于不同高度；在不改变位线结构排布方式的基础上，相邻分立的位线结构中的导电层位于不同高度，位于不同高度的导电层相比于位于同一高度的导电层，导电层之间的距离由水平距离变为倾斜距离，从而增大了位线结构中导电层的间距；进而减少了位线结构之间的寄生电容，且增大了存储器的饱和电流，同时本实施例提供的存储器的形成方法流程简单、成本较低、容易实施。
76.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。