半导体元件及其制备方法与流程

1.本技术案主张2020年7月17日申请的美国正式申请案第16/932,376号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开涉及一种半导体元件以及具有一多层连接结构的该半导体元件的制备方法。特别是涉及一种具有该多层连接结构的半导体元件以及该半导体元件的制备方法。


背景技术：

3.半导体元件是使用在不同的电子应用，例如个人电脑、手机、数码相机，或其他电子设备。半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的制程期间，是增加不同的问题，且如此的问题在数量与复杂度上持续增加。因此，仍然持续着在达到改善品质、良率、效能与可靠度以及降低复杂度方面的挑战。
4.上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一实施例提供一种半导体元件，包括一基底；一单层连接结构，位在该基底上；以及一多层连接结构，包括一第一导电层以及一第二导电层，该第一导电层位在该基底上，该第二导电层位在该第一导电层上。该多层连接结构的一上表面大致与该单层连接结构的一上表面为共面，且该多层连接结构的一宽度是小于该单层连接结构的一宽度。
6.在一些实施例中，该第一导电层与该第二导电层具有相对的应力状态(opposite stress states)。
7.本公开的另一实施例提供一种半导体元件，包括一基底；一单层连接结构，位在该基底上；以及一多层连接结构，位在该基底上，并包括交错堆叠的多个第一导电层以及多个第二导电层。该多层连接结构的一上表面大致与该单层连接结构的一上表面为共面，且该多层连接结构的一宽度是小于该单层连接结构的一宽度。
8.在一些实施例中，该多个第一导电层与该多个第二导电层具有相对的应力状态。
9.在一些实施例中，该多个第一导电层的各上表面为粗糙的(rough)。
10.在一些实施例中，该多个第一导电层的厚度是大于或等于该多个第二导电层的厚度。
11.在一些实施例中，该多个第一导电层的厚度是介于大约5nm到大约50nm之间，且该多个第二导电层的厚度是介于大约10nm到大约150nm之间。
12.在一些实施例中，该多层连接结构的各侧壁大致呈垂直。
13.在一些实施例中，该半导体元件还包括多个第一间隙子，位在该多层连接结构的各侧壁上。
14.在一些实施例中，该半导体元件还包括多个多孔间隙子，位在该多层连接结构的
各侧壁上。
15.在一些实施例中，所述多孔间隙子的一孔隙率是介于大约10％到大约90％之间。
16.在一些实施例中，该半导体元件还包括多个气隙，位在该多层连接结构的各侧壁与所述第一间隙子之间。
17.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一多层连接结构在该基底上，且该多层连接结构包括多个第一导电层，而该多个第一导电层是与多个第二导电层交错形成；以及形成一单层连接结构在该基底上，而该单层连接结构的一上表面大致与该多层连接结构的一上表面为共面，且该单层连接结构的一宽度是大于该多层连接结构的一宽度。
18.在一些实施例中，该多个第一导电层与该多个第二导电层具有相对的应力状态。
19.在一些实施例中，形成该多层连接结构的该步骤是包括：交错形成多层第一导电材料以及多层第二导电材料在该基底上；形成一硬遮罩层在该多层第一导电材料上以及该多层第二导电材料上；图案化该硬遮罩层；以及执行一蚀刻制程，使用该硬遮罩层当作一遮罩，以转变该多层第一导电材料与该多层第二导电材料成为该多个第一导电层与该多个第二导电层。
20.在一些实施例中，该半导体元件的制备方法还包括：形成多个第一间隙子在该多层连接结构的各侧壁上的一步骤。
21.在一些实施例中，该半导体元件的制备方法还包括：形成多个多孔间隙子在该多层连接结构的各侧壁上的一步骤。
22.在一些实施例中，形成所述多孔间隙子的该步骤是包括：形成一层能量可移除材料，以覆盖该多层连接结构；执行一非等向性蚀刻制程，以转变该层能量可移除材料成为多个牺牲间隙子在该多层连接结构的各侧壁上；以及执行一能量处理，以转变所述牺牲间隙子成为所述多孔间隙子。
23.在一些实施例中，该能量处理的一能量源为热、光或其组合。
24.在一些实施例中，该层能量可移除材料包括一基础材料以及一可分解成孔剂材料，且该基础材料包括甲基硅倍半氧烷(methylsilsesquioxane)、低介电常数材料或氧化硅。
25.由于本公开该半导体元件的设计，该多层连接结构的多层结构可避免多个孔洞(voids)的形成，并可适合于制造具有多个小技术节点(technical nodes)的多个半导体元件。此外，多个多孔(porous)间隙子或多个气隙可降低半导体元件的寄生电容。
26.上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的揭示内
容，图式中相同的元件符号是指相同的元件。
28.图1为依据本公开一实施例的一种半导体元件的剖视示意图。
29.图2到图5为依据本公开一些实施例的各半导体元件的剖视示意图。
30.图6为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
31.图7到图14为依据本公开一实施例中制备该半导体元件的一流程的剖视示意图。
32.图15到图20为依据本公开一实施例中制备一半导体元件的一流程的剖视示意图。
33.其中，附图标记说明如下：
34.1a：半导体元件
35.1b：半导体元件
36.1c：半导体元件
37.1d：半导体元件
38.1e：半导体元件
39.10：方法
40.101：基底
41.103：第一导电线
42.105：第一隔离层
43.105ts：上表面
44.107：第二导电线
45.109：单层连接结构
46.109s：侧壁
47.109ts：上表面
48.200：多层连接结构
49.200s：侧壁
50.200ts：上表面
51.201：第一导电层
52.201-1：第一导电层
53.201-1ts：上表面
54.201-3：第一导电层
55.201-3ts：上表面
56.201-5：第一导电层
57.201-5ts：上表面
58.203：第二导电层
59.203-1：第二导电层
60.203-3：第二导电层
61.203-5：第二导电层
62.301：第一间隙子
63.501：第一导电材料
64.503：第二导电材料
65.505：硬遮罩层
66.507：光阻层
67.509：间隙子材料
68.511：能量可移除材料
69.513：牺牲间隙子
70.d1：深度
71.d2：深度
72.s11：步骤
73.s13：步骤
74.s15：步骤
75.s17：步骤
76.w1：宽度
77.w2：宽度
78.z：方向
79.α：角度
具体实施方式
80.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
81.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
82.应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
83.应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
84.除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面
的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
85.在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductor characteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
86.应当理解，在本公开的描述中，上方(above)(或之上(up))是对应z方向箭头的该方向，而下方(below)(或之下(down))是对应z方向箭头的相对方向。
87.图1为依据本公开一实施例的一种半导体元件1a的剖视示意图。
88.请参考图1，半导体元件1a可包括一基底101、多个第一导电线103、一第一隔离层105、一第二导电线107、一单层连接结构109、一多层连接结构200以及多个第一间隙子301。
89.请参考图1，在一些实施例中，基底101可为一块状(bulk)半导体基底，其是完全由至少一半导体材料所组成；块状半导体基底并未包含任何介电质、隔离层或导电特征。举例来说，块状半导体基底可由一元素半导体、一化合物半导体、一非半导体材料、其他适合的材料或其组合所制；元素半导体是例如硅或锗；化合物半导体是例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟(indium antimonide)或其他iii-v族化合物半导体或ii-vi族化合物半导体；非半导体材料是例如钠钙玻璃(soda-lime glass)、熔融硅石(fused silica)、熔融石英(fused quartz)、氟化钙(calcium fluoride)。
90.在一些实施例中，基底101可包含一绝缘体上覆半导体结构，其从下到上是由一处置基底(handle substrate)、一隔离层以及一最上面的半导体材料层。处置基底与最上面的半导体材料层可由与如同前述块状半导体基底相同的材料所制。隔离层可为一晶体或非晶体介电材料，例如一氧化物及/或一氮化物。举例来说，隔离层可为一介电质氧化物，例如氧化硅。举另一个例子，隔离层可为一介电质氮化物，例如氮化硅或氮化硼(boron nitride)。再举其他的例子，隔离层可包括一介电质氧化物与一介电质氮化物的一堆叠，例如以下任何顺序的一堆叠：氧化硅与氮化硅或氮化硼。隔离层可具有一厚度，是介于大约10nm到大约200nm之间。
91.在一些实施例中，基底101可包含设置在块状半导体基底或最上面的半导体材料层上的多个介电质、多个隔离层或多个导电特征。举例来说，所述介电质或所述隔离层可由下列材料所制：氧化硅、硼磷硅酸盐玻璃(borophosphosilicate glass)、未掺杂硅酸盐玻璃(undoped silicate glass)、氟硅酸盐玻璃(fluorinated silicate glass)、低介电常数(low-k)介电材料、类似物或其组合。每一介电质或每一隔离层可具有一厚度，是介于大约0.5微米(micrometer)到大约3.0微米之间。所述低介电常数介电材料可具有一介电常数，是小于3.0或甚至小于2.5。所述导电特征可为多个导电线、多个导电通孔、多个导电接
触点或类似物。
92.在一些实施例中，多个装置元件(图未示)可设置在基底101中。举例来说，所述装置元件可为双极性接面晶体管(bipolar junction transistors)、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor)、二极管、系统大型集成电路(system large-scale integration)、快闪存储器(flash memories)、动态随机存取存储器(dynamic random-access memories)、静态随机存取存储器(static random-access memories)、电可擦除可编程只读存储器(electrically erasable programmable read-only memory)、影像感测器、微机电系统、主动元件或被动元件。所述装置元件可通过多个隔离结构而与相邻的多个装置元件电性隔离，而所述隔离结构是例如浅沟隔离(shallow trench isolation)。
93.请参考图1，所述第一导电线103可设置在基底101中。所述第一导电线103的各上表面大致与基底101的上表面为共面。应当理解，如图1所示的所述第一导电线103数量是仅为图例说明。举例来说，所述第一导电线103可由下列材料所制：铜、铝、钛、钨、类似物或其组合。
94.请参考图1，第一隔离层105可设置在基底101上。举例来说，第一隔离层105可由下列材料所制：氧化硅、硼磷硅酸盐玻璃(borophosphosilicate glass)、未掺杂硅酸盐玻璃(undoped silicate glass)、氟硅酸盐玻璃(fluorinated silicate glass)、低介电常数(low-k)介电材料、类似物或其组合。第一隔离层105具有一厚度，是介于大约0.5微米到大约3.0微米之间。
95.请参考图1，单层连接结构109可设置在第一隔离层105中。单层连接结构109的上表面109ts可大致与第一隔离层105的上表面105ts为共面。单层连接结构109的各侧壁109s可具有一倾斜(slanted)剖面轮廓。在一些实施例中，单层连接结构109的一宽度w2可沿着方向z从下到上逐渐变得更宽。在一些实施例中，单层连接结构109整体上可具有一均匀的斜率。在一些实施例中，位在单层连接结构109的各侧壁109s与单层连接结构109的一上表面109ts之间的一角度α，可介于86度角到大约90度角之间。在一些实施例中，单层连接结构109可为一导电通孔，并可电性连接相对应的第一导电线103与第二导电线107。在一些实施例中，单层连接结构109可为一导电接触点，并可电性连接到在基底101中的一源极/漏极区。
96.请参考图1，多层连接结构200可设置在基底101上。多层连接结构200的一上表面200ts可大致与单层连接结构109的上表面109ts为共面。在一些实施例中，多层连接结构200的一宽度w1可小于或等于单层连接结构109的宽度w2。多层连接结构200的一深度d1可等于单层连接结构109的一深度d2。在一些实施例中，多层连接结构200可为一导电通孔，并可电性连接相对应的第一导电线103与第二导电线107。
97.应当理解，在本公开的描述中，一“深度(depth)”是表示一元件(意即一层、沟槽、孔洞、开口等等)在剖视图中的一垂直尺寸，是从该元件的一上表面量测到一下表面；一“宽度(width)”是表示一元件(意即一层、沟槽、孔洞、开口等等)在剖视图中的一尺寸，是从该元件的一侧表面量测到一相对侧表面。在所指出的地方，术语“厚度(thickness)”可以代替“宽度(width)”及/或“深度(depth)”。
98.在一些实施例中，多层连接结构200可为一导电接触点，并可电性连接到在基底
101中的一源极/漏极区。在一些实施例中，多层连接结构200与单层连接结构109可电性连接到相同的第一导电线103或是可电性连接到不同的第二导电线107。
99.请参考图1，多层连接结构200可包括一第一导电层201以及一第二导电层203。第一导电层201可设置在基底101上。第二导电层203可设置在第一导电层201上。第二导电层203的上表面可视为多层连接结构200的上表面200ts。第一导电层201的各侧壁与第二导电层203的各侧壁是一起形成多层连接结构200的侧壁200s。多层连接结构200的各侧壁可大致呈垂直。
100.应当理解，在本公开的描述中，若是存在一个垂直平面，则一表面(或侧壁)是呈“垂直(vertical)”的话，则该表面与该垂直平面的偏离不会超过该表面的均方根粗糙度的三倍。
101.在一些实施例中，第一导电层201与第二导电层203可具有不同应力状态(stress states)。举例来说，第一导电层201可具有拉应力(tensile stress)，而第二导电层203可具有压应力(compressive stress)，或反之亦然。举例来说，第一导电层201与第二导电层203可由包含下列材料所制：钛、氮化钛、钌(ruthenium)、钼(molybdenum)、铬(chromium)、钒(vanadium)、钯(palladium)、铂(platinum)、铑(rhodium)、钪(scandium)、铝、铌(niobium)、氮化铌、钨、氮化钨、钽、氮化钽或其硅化物。第一导电层201与第二导电层203可由不同材料所制，但并不以此为限。
102.第一导电层201与第二导电层203的各应力状态可通过一方法的不同所控制。举例来说，第一导电层201与第二导电层203的各应力状态可通过以不同材料形成第一导电层201与第二导电层203所控制。尤其是，第一导电层201是由具有一较高应力状态的材料所制，而第二导电层203是由具有一较低应力状态的材料所制。在此例子中，相较于具有较高应力状态的第一导电层201，具有较低应力状态的第二导电层203可具有一较厚的厚度，以补偿给具有较高应力状态的第一导电层201的应力。
103.对于其他例子，第一导电层201与第二导电层203的各应力状态可通过以不同氮值(nitrogen level)的氮化物形成的第一导电层201与第二导电层203所控制。尤其是，由于一较分裂的结晶化(more disrupted crystallization)，所以第一导电层201可由具有较高氮值的氮化物所制，以便具有一较高应力状态。反之，第二导电层203可由具有较低氮值的氮化物所制，以便具有一较低应力状态。第一导电层201与第二导电层203的不同氮值可通过在第一导电层201与第二导电层203的沉积制程期间的反应物(reactant)数量所控制。在此例子中，第一导电层201可具有与第二导电层203相同的厚度，但并不以此为限。
104.具有不同应力状态的第一导电层201与第二导电层203可抵消多层连接结构200的应力，或至少减少多层连接结构200的应力到一所欲数量。因此，可减少或避免晶圆弯曲(wafer bowing)。因此，可改善半导体元件1a的良率。
105.请参考图1，所述第一间隙子301可设置在多层连接结构200的各侧壁200s上。举例来说，所述第一间隙子301可由下列材料所制：氧化硅、氮化硅、氮化碳硅(silicon carbon nitride)、氧化氮化硅(silicon nitride oxide)或氮氧化硅。所述第一间隙子301是将多层连接结构200与相邻的多个电子元件(意即单层连接结构109)电性绝缘，而所述电子元件是设置在邻近多层连接结构200的两侧处。
106.应当理解，在本公开的描述中，氮氧化硅表示一物质(substance)，其是包含硅、氮
以及氧，且在其中的氧的一比率是大于氮的一比率。氧化氮化硅是表示一物质，其是包含硅、氧以及氮，且在其中的氮的一比率是大于氧的一比率。
107.请参考图1，第二导电线107可设置在第一隔离层105上。第二导电线107可电性连接到单层连接结构109以及多层连接结构200。第二导电线107可由与所述第一导电线103相同的材料所制，但并不以此为限。
108.图2到图5为依据本公开一些实施例的各半导体元件1b、1c、1d、1e的剖视示意图。
109.应当理解，在整个图式中所使用的相同或类似的元件编号，是用于表示相同或类似的特征、元件或结构，也因此将不会在每一图式中重复详细解释相同或类似的特征、元件或结构。
110.请参考图2，半导体元件1b可具有类似于如图1所描述的一结构。如在图1中的在图2中的相同或类似的元件是已用类似的元件编号进行标示，且已省略重复的描述。
111.请参考图2，多层连接结构200的上表面200ts可大致与单层连接结构109的上表面109ts为共面。在一些实施例中，多层连接结构200的宽度w1可小于或等于单层连接结构109的宽度w2。多层连接结构200的深度d1可等于单层连接结构109的深度d2。
112.请参考图2，多层连接结构200可包括多个第一导电层201-1、201-3、201-5以及多个第二导电层203-1、203-3、203-5。多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5可交错堆叠。多个第一导电层201-1、201-3、201-5的各侧壁与多个第二导电层203-1、203-3、203-5的各侧壁，一起形成多层连接结构200的侧壁200s。多层连接结构200的各侧壁可大致呈垂直。
113.在一些实施例中，多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5可具有不同的应力状态。举例来说，多个第一导电层201-1、201-3、201-5可具有拉应力，而多个第二导电层203-1、203-3、203-5可具有压应力，或反之亦然。举例来说，多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5可由包含下列材料所制：钛、氮化钛、钌(ruthenium)、钼(molybdenum)、铬(chromium)、钒(vanadium)、钯(palladium)、铂(platinum)、铑(rhodium)、钪(scandium)、铝、铌(niobium)、氮化铌、钨、氮化钨、钽、氮化钽或其硅化物。
114.多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5的应力状态，可通过以不同材料形成多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5所控制。尤其是，多个第一导电层201-1、201-3、201-5是由具有一较高应力状态的一材料所制，而多个第二导电层203-1、203-3、203-5是由一较低应力状态的一材料所制。相较于具有较高应力状态的多个第一导电层201-1、201-3、201-5而言，具有较低应力状态的多个第二导电层203-1、203-3、203-5可具有较厚的厚度，以补偿给具有较高应力状态的多个第一导电层201-1、201-3、201-5的应力。尤其是，多个第一导电层201-1、201-3、201-5可具有厚度，是介于大约5nm到50nm之间。多个第二导电层203-1、203-3、203-5可具有厚度，是介于大约10nm到大约150nm之间。
115.在一些实施例中，多个第一导电层201-1、201-3、201-5可为大的晶体层(large grain layers)，而多个第二导电层203-1、203-3、203-5可为缓冲层。举例来说，所述大的晶体层与所述缓冲层可由包含下列材料所制：钛、氮化钛、钌(ruthenium)、钼(molybdenum)、铬(chromium)、钒(vanadium)、钯(palladium)、铂(platinum)、铑(rhodium)、钪
(scandium)、铝、铌(niobium)、氮化铌、钨、氮化钨、钽、氮化钽或其硅化物。举例来说，所述大的晶体层可由一纯金属(意即钽)所制，而所述缓冲层可由纯金属的金属氮化物(意即氮化钽)或金属氧化物(意即氧化钽)的形式所制。所述大的晶体层可具有厚度，是介于大约10nm到大约30nm之间。所述缓冲层可具有厚度，是介于大约1nm到大约5nm之间。所述缓冲层可以阻隔下面的所述大的晶体层的晶体结构沿方向z向上延伸，以防止晶体结构经由多层连接结构200传播。因此，可降低多层连接结构200的应力。因此，可减少或避免晶圆弯曲(wafer bowing)。
116.请参考图3，半导体元件1c可具有类似于如图2所描述的结构。如在图2中的在图3中的相同或类似的元件是已用类似的元件编号进行标示，且已省略重复的描述。
117.请参考图3，多个第一导电层201-1、201-3、201-5可具有粗糙上表面201-1ts、201-3ts、201-5ts。通过填满多个第一导电层201-1、201-3、201-5的粗糙上表面201-1ts、201-3ts、201-5ts处的所述气隙中，以降低多个第一导电层201-1、201-3、201-5的粗糙度。多个第一导电层201-1、201-3、201-5的粗糙度可取决于所使用的材料以及沉积制程，一些材料与一些沉积制程所产生的上表面，是比其他材料与其他沉积制程所产生的上表面更粗糙。举例来说，取决于电浆密度、氮含量或其他因素(factors)，具有高熔点的金属或者是金属氮化物是可产生具有一粗糙上表面的一结构。
118.请参考图4，半导体元件1d可具有类似于如图2所描述的结构。如在图2中的在图4中的相同或类似的元件是已用类似的元件编号进行标示，且已省略重复的描述。
119.请参考图4，所述多孔间隙子111可设置在多层连接结构200的各侧壁200s上。所述第一间隙子301可设置在所述多孔间隙子111的各侧壁上。在一些实施例中，所述第一间隙子301可为选择性的。
120.所述多孔间隙子111可从一能量可移除材料所制。所述多孔间隙子111可包含一骨架(skeleton)以及多个空的空间，而所述空的空间是设置在骨架之间。所述空的空间可相互连接，并可被空气所填满。举例来说，骨架可包含氧化硅、低介电常数材料或甲基硅倍半氧烷(methylsilsesquioxane)。所述多孔间隙子111可具有一孔隙率(porosity)，是介于大约10％到大约100％之间。应当理解，当孔隙率为100％时，其是指所述多孔间隙子111仅包括所述空的空间，且所述多孔间隙子111可被视为多个气隙。在一些实施例中，所述多孔间隙子111的孔隙率可介于大约10％到大约90％之间、介于大约45％到大约75％之间。所述多孔间隙子111的多个空的空间可被空气所填满。因此，举例来说，所述多孔间隙子111的一介电常数可大大地低于仅由氧化硅所制的所述间隙子的一介电常数。因此，所述多孔间隙子111可大大地降低在多层连接结构200与单层连接结构109之间的寄生电容。意即，所述多孔间隙子111可大大地减轻一干扰效应(interference effect)，而该干扰效应是位在半导体元件1d所产生的所述电子信号之间或者是施加到半导体元件1d的所述电子信号之间。
121.能量可移除材料可包括一材料，例如一热可分解材料、一光可分解材料、一电子束可分解材料或其组合。举例来说，能量可移除材料可包括一基础材料以及一可分解成孔剂材料，该可分解成孔剂材料是在暴露于一能量源时会被牺牲地移除。
122.请参考图5，半导体元件1e可具有类似于如图4所描述的结构。如在图4中的在图5中的相同或类似的元件是已用类似的元件编号进行标示，且已省略重复的描述。
123.请参考图5，所述气隙113可设置在多层连接结构200的各侧壁200s与所述第一间
隙子301之间。所述气隙113可大大地降低多层连接结构200与单层连接结构109之间的寄生电容。意即，所述气隙113可大大地减轻一干扰效应，而该干扰效应是位在半导体元件1e所产生的所述电子信号之间或者是施加到半导体元件1e的所述电子信号之间。
124.应当理解，本文所指出的各功能或各步骤所发生的顺序，是可不同于在各图式中所指出的顺序。举例来说，取决于所涉及的功能或步骤，连续表示的两个图式实际上可以大致同时执行，或者有时可以以相反的顺序执行。
125.应当理解，“正在形成(forming)”、“已经形成(formed)”以及“形成(form)”的术语，可表示并包括任何产生(creating)、构建(building)、图案化(patterning)、植入(implanting)或沉积(depositing)一元件(element)、一掺杂物(dopant)或一材料的方法。形成方法的例子可包括原子层沉积(atomic layer deposition)、化学气相沉积(chemical vapor deposition)、物理气相沉积(physical vapor deposition)、喷溅(sputtering)、旋转涂布(spin coating)、扩散(diffusing)、沉积(depositing)、生长(growing)、植入(implantation)、微影(photolithography)、干蚀刻以及湿蚀刻，但并不以此为限。
126.图6为依据本公开一实施例中一种半导体元件1b的制备方法10的流程示意图。图7到图14为依据本公开一实施例中制备该半导体元件1b的一流程的剖视示意图。
127.请参考图6及图7，在步骤s11，可提供一基底101，多层第一导电材料501以及多层第二导电材料503可交错形成在基底101上，一硬遮罩层505可形成在该多层第一导电材料501与该多层第二导电材料503上，且一光阻层507可形成在硬遮罩层505上。
128.请参考图7，举例来说，该多层第一导电材料501与该多层第二导电材料503可由下列材料所制：钛、氮化钛、钌(ruthenium)、钼(molybdenum)、铬(chromium)、钒(vanadium)、钯(palladium)、铂(platinum)、铑(rhodium)、钪(scandium)、铝、铌(niobium)、氮化铌、钨、氮化钨、钽、氮化钽或其硅化物。该多层第一导电材料501与该多层第二导电材料503可由化学气相沉积、电浆加强化学气相沉积、物理气相沉积、离子化物理气相沉积、原子层沉积、电镀或无电镀覆所形成，但并不以此为限。应当理解，该多层第一导电材料501与该多层第二导电材料503的堆叠结构亦可视为一堆叠层。
129.在一些实施例中，该多层第一导电材料501与该多层第二导电材料503可具有不同应力状态。举例来说，该多层第一导电材料501可具有一拉应力，而该多层第二导电材料503可具有压应力，或反之亦然。该多层第一导电材料501与该多层第二导电材料503的应力状态，可通过以不同材料形成该多层第一导电材料501与该多层第二导电材料503所控制。尤其是，该多层第一导电材料501可由具有一较高应力状态的一材料所制，而该多层第二导电材料503可由具有一较低应力状态的一材料所制。相较于具有较高应力状态的该多层第一导电材料501，具有较低应力状态的该多层第二导电材料503是可具有一较厚的厚度，以补偿给该多层第一导电材料501的应力。尤其是，该多层第一导电材料501可具有厚度，是介于大约5nm到50nm之间。该多层第二导电材料503可具有厚度，是介于大约10nm到大约150nm之间。
130.对于其他例子，该多层第一导电材料501与该多层第二导电材料503的各应力状态可通过以不同氮值(nitrogen levels)的氮化物形成的该多层第一导电材料501与该多层第二导电材料503所控制。尤其是，由于一较分裂的结晶化(more disrupted crystallization)，所以该多层第一导电材料501可由具有较高氮值的氮化物所制，以便具
有一较高应力状态。反之，该多层第二导电材料503可由具有较低氮值的氮化物所制，以便具有一较低应力状态。该多层第一导电材料501与该多层第二导电材料503的不同氮值可通过在该多层第一导电材料501与该多层第二导电材料503的沉积制程期间的反应物(reactant)数量所控制。在此例子中，每一层第一导电材料501可具有与每一层第二导电材料503相同的厚度，但并不以此为限。
131.具有不同应力状态的该多层第一导电材料501与该多层第二导电材料503可抵消多个堆叠层的应力，或至少减少所述堆叠层的应力到一所欲数量。因此，可减少或避免晶圆弯曲(wafer bowing)。
132.在一些实施例中，该多层第一导电材料501可为大的晶体层(large grain layers)，而该多层第二导电材料503可为缓冲层。所述大的晶体层可具有厚度，是介于大约10nm到大约30nm之间。所述缓冲层可具有厚度，是介于大约1nm到大约5nm之间。所述缓冲层可以阻隔下面的所述大的晶体层的晶体结构沿方向z向上延伸，以防止晶体结构经由所述堆叠层传播。因此，可降低所述堆叠层的应力。因此，可减少或避免晶圆弯曲(wafer bowing)。
133.请参考图7，举例来说，硬遮罩层505可由氧化硅、氮化硅、氮氧化硅或氧化氮化硅所制。可执行一微影制程，以转变所欲图案(desired pattern)成为光阻层507，并界定出一多层连接结构200的一图案。
134.请参考图6、图8以及图9，在步骤s13，多层连接结构200可从该多层第一导电材料501与该多层第二导电材料503所形成。
135.请参考图8，可执行一蚀刻制程，以移除硬遮罩层505的暴露部分，以便转变在硬遮罩层505上的多层连接结构200的该图案。在蚀刻制程之后，可移除光阻层507。
136.请参考图9，可依序执行一蚀刻制程，以移除该多层第一导电材料501与该多层第二导电材料503的各暴露部分。取决于该多层第一导电材料501与该多层第二导电材料503相互相对的蚀刻选择性，蚀刻制程可以用相同的化学方法完成，以移除该多层第一导电材料501和该多层第二导电材料503，或者在为该多层第一导电材料501和该多层第二导电材料503的每一材料定制的各制程之间循环。举例来说，一氟基蚀刻(fluorine-based etch)可用于移除该多层第一导电材料501的各暴露部分，而一氯基蚀刻(chlorine-based etch)可用于移除该多层第二导电材料503的各暴露部分。
137.请参考图9，在蚀刻制程之后，该多层第一导电材料501可转变成多个第一导电层201-1、201-3、201-5，且该多层第二导电材料503可转变成多个第二导电层203-1、203-3、203-5。多个第一导电层201-1、201-3、201-5与多个第二导电层203-1、203-3、203-5是一起形成多层连接结构200。在形成多层连接结构202之后，是可移除硬遮罩层505。
138.请参考图6、图10及图11，在步骤s15，多个第一间隙子301可形成在多层连接结构200的各侧壁200s上。
139.请参考图10，可形成一层间隙子材料509，以覆盖基底101的上表面、多层连接结构200的各侧壁以及多层连接结构200的上表面。举例来说，间隙子材料509可由氧化硅、氮化硅、氮化碳硅、氧化氮化硅或氮氧化硅所制。
140.请参考图11，可执行一非等向性蚀刻制程，以移除形成在基底101的上表面上与多层连接结构200的上表面上的该层间隙子材料509。在非等向性蚀刻制程之后，该层间隙子
材料5098可转变成在多层连接结构200的各侧壁上的多个第一间隙子301。
141.请参考图6及图12到图14，在步骤s17，一第一隔离层105可形成在基底101上，一单层连接结构109可形成在第一隔离层105中，以及一第二导电线107可形成在第一隔离层105上。
142.请参考图12，第一隔离层105可形成在基底101上。第一隔离层101可覆盖多层连接结构200与所述第一间隙子301。可执行一平坦化制程，例如化学机械研磨，直到多层连接结构200的上表面200ts暴露为止，以移除多余材料，并提供一大致平坦表面给接下来的处理步骤。
143.请参考图13，举例来说，单层连接结构109可通过一镶嵌制程(damascene process)而形成在第一隔离层105中。由于单层连接结构109是通过包括一开口填充制程(opening filling process)的镶嵌制程所形成，所以相对于多层连接结构200而言，单层连接结构109可具有一较大尺寸以及锥形侧壁，以避免在开口填充制程期间形成孔洞(void)。尤其是，单层连接结构109的宽度w2可较大于多层连接结构200的宽度w1。反之，通过沉积多层且移除非所欲部分所形成的多层连接结构200，是可完全避免形成孔洞的问题，亦可更适合于具有较小科技节点的半导体元件，而所述较小科技节点是例如20nm、14nm、7nm，或更小。
144.请参考图14，第二导电线107可形成在第一隔离层105上。第二导电线107可电性连接到多层连接结构200与单层连接结构109。
145.图15到图20为依据本公开一实施例中制备一半导体元件1d的一流程的剖视示意图。
146.请参考图15，一中间半导体元件是可以类似于图7到图9所描述的一程序进行制造。可形成一层能量可移除材料511，以覆盖基底101的上表面、多层连接结构200的各侧壁以及多层连接结构200的上表面。能量可移除材料511可包含一材料，例如一热可分解材料、一光可分解材料、一电子束可分解材料或其组合。举例来说，能量可移除材料可包括一基础材料以及一可分解多孔剂材料，该可分解成孔剂材料是在暴露于一能量源时会被牺牲地移除。
147.在一些实施例中，基础材料可包括甲基硅倍半氧烷(methylsilsesquioxane)基础材料。可分解成孔剂材料可包含一成孔剂有机化合物，其是提供孔隙率给能量可移除材料的基础材料。
148.在一些实施例中，基础材料可为氧化硅。可分解成孔剂材料可包含多个化合物，所述化合物包括多个未饱和键结(unsaturated bonds)，例如双键结(double bonds)或三键结(triple bonds)。在暴露于一能量源期间，可分解成孔剂材料的所述未饱和键结可与基础材料的氧化硅交联(cross-link)。因此，可分解成孔剂材料可缩小并产生多个空的空间，而基础材料仍保留在原位。所述空的空间可被空气所填满，以使所述空的空间的一介电常数可为非常地低。在一些实施例中，基础材料可为低介电常数(low-k)的介电材料。
149.在一些实施例中，能量可移除材料511可包含一相对高浓度的可分解成孔剂材料以及一相对低浓度的基础材料，但并不以此为限。举例来说，能量可移除材料511可包含大约90％或更高的可分解成孔剂材料，以及大约10％或更低的基础材料。在其他例子中，能量可移除材料511可包含大约55％或更高的可分解成孔剂材料，以及大约45％或更低的基础
材料。在其他例子中，能量可移除材料511可包含25％或更高的可分解成孔剂材料，以及大约75％或更低的基础材料。在其他的例子中，能量可移除材料511可包含100％的可分解成孔剂材料，且没有使用基础材料。
150.请参考图16，可执行一非等向性蚀刻制程，以移除形成在基底101的上表面上与多层连接结构200的上表面上的该层能量可移除材料511。在非等向性蚀刻制程之后，该层能量可移除材料511可转变成在多层连接结构200的各侧壁上的多个牺牲间隙子513。
151.请参考图17，可形成一层间隙子材料509，以覆盖基底101的上表面、多层连接结构200的上表面200ts以及所述牺牲间隙子513的各侧壁。
152.请参考图18，可执行一非等向性蚀刻制程，以移除形成在基底101的上表面上与多层连接结构200的上表面上的该层间隙子材料509。在非等向性蚀刻制程之后，该层间隙子材料509可转变成在所述牺牲间隙子513的各侧壁上的所述牺牲间隙子513。
153.请参考图19，单层连接结构109与第二导电线107可由类似于如图13及图14所描述的一程序所形成。
154.请参考图20，通过施加能量源在图17中的中间半导体元件，使一能量处理执行在图17中的中间半导体元件。能量源可包括热、光或其组合。当使用热当作能量源时，能量处理的一温度可介于大约800℃到大约900℃之间。当使用光当作能量源时，可施加一紫外光(ultraviolet light)。能量处理可从能量可移除材料移除可分解成孔剂材料，以产生所述空的空间(孔洞(pores))，而基础材料仍保留在原位。在能量处理之后，所述牺牲间隙子513可转变成所述多孔间隙子111。基础材料可转变成所述多孔间隙子111的一骨架，而所述空的空间可分布在所述多孔间隙子111的骨架之间。在一些实施例中，在形成所述第一间隙子301之后，即可立刻执行能量处理。
155.本公开的一实施例提供一种半导体元件，包括一基底；一单层连接结构，位在该基底上；以及一多层连接结构，包括一第一导电层以及一第二导电层，该第一导电层位在该基底上，该第二导电层位在该第一导电层上。该多层连接结构的一上表面大致与该单层连接结构的一上表面为共面，且该多层连接结构的一宽度是小于该单层连接结构的一宽度。
156.本公开的另一实施例提供一种半导体元件，包括一基底；一单层连接结构，位在该基底上；以及一多层连接结构，位在该基底上，并包括交错堆叠的多个第一导电层以及多个第二导电层。该多层连接结构的一上表面大致与该单层连接结构的一上表面为共面，且该多层连接结构的一宽度是小于该单层连接结构的一宽度。
157.本公开的另一实施例提供一种半导体元件的制备方法，包括提供一基底；形成一多层连接结构在该基底上，且该多层连接结构包括多个第一导电层，而该多个第一导电层是与多个第二导电层交错形成；以及形成一单层连接结构在该基底上，而该单层连接结构的一上表面大致与该多层连接结构的一上表面为共面，且该单层连接结构的一宽度是大于该多层连接结构的一宽度。
158.由于本公开该半导体元件的设计，该多层连接结构200的多层结构可避免多个孔洞(voids)的形成，并可适合于制造具有多个小技术节点(technical nodes)的多个半导体元件。此外，多个多孔(porous)间隙子111或多个气隙113可降低半导体元件1d/1e的寄生电容。
159.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离
权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
160.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求内。