电容器结构以及其制造方法与流程

1.本发明涉及一种电容器结构以及其制造方法，特别是一种包括电容介电叠层的电容器结构以及其制造方法。


背景技术：

2.在现代社会中，由集成电路(integrated circuit，ic)所构成的微处理系统早已被普遍应用在生活中的各个层面，许多电子设备例如个人计算机、移动电话、家电用品等均有集成电路的应用。随着科技的日益精进以及各种新兴电子产品的持续开发，集成电路在设计上也朝向多元化、精密化、小型化等方向发展。
3.在目前的电子产品中，大多是以各种半导体技术在硅基底上形成电路组件，例如金属氧化物半导体晶体管(metal oxide semiconductor transistor，mos transistor)、电容器(capacitor)或电阻器(resistor)等。各种电路组件可彼此电连接而形成复杂的电路系统。一般而言，电容器结构可由一上电极、一介电层以及一下电极所构成，例如可具有(金属-绝缘层-金属(metal-insulator-metal，mim))的结构。然而，随着电子产品的功能与效能要求持续增加，对于电容器结构的操作表现要求相对地升高，故如何通过改变电容器结构的结构设计和/或制造方法以符合产品需求一直是相关领域人士的研究方向。


技术实现要素：

4.本发明的一目的在于提供一种电容器结构以及其制造方法，在电容器结构的两个电极之间设置包括氧化锆层与氧化硅锆层的电容介电叠层，利用氧化硅锆层降低电容器结构的漏电流状况，进而提高电容器结构的操作表现。
5.为达上述目的，本发明之一实施例提供一种电容器结构，其包括第一电极、第二电极以及电容介电叠层。电容介电叠层设置在第一电极与第二电极之间，且电容介电叠层包括第一介电层。第一介电层包括第一氧化锆层以及第一氧化硅锆层。
6.为达上述目的，本发明之一实施例提供一种电容器结构的制造方法，其包括下列步骤。在第一电极上形成电容介电叠层，且电容介电叠层包括第一介电层。第一介电层包括第一氧化锆层以及第一氧化硅锆层。然后，在电容介电叠层上形成第二电极，且电容介电叠层位在第一电极与第二电极之间。
附图说明
7.图1为本发明第一实施例的电容器结构的示意图；
8.图2为本发明一实施例的用以形成氧化硅锆层的原子层沉积制作工艺的流程示意图；
9.图3为本发明另一实施例的用以形成氧化硅锆层的原子层沉积制作工艺的流程示意图；
10.图4为本发明一实施例的用以形成氧化锆层的原子层沉积制作工艺的流程示意
图；
11.图5为本发明第二实施例的电容器结构的示意图；
12.图6为本发明一实施例的用以形成氧化硅层的原子层沉积制作工艺的流程示意图；
13.图7为本发明第三实施例的电容器结构的示意图；
14.图8为本发明第四实施例的电容器结构的示意图；
15.图9为本发明第五实施例的电容器结构的示意图；
16.图10为本发明第六实施例的电容器结构的示意图；
17.图11为本发明一实施例的形成电容介电叠层的流程示意图；
18.图12为本发明第七实施例的电容器结构的示意图；
19.图13为本发明另外一实施例的形成电容介电叠层的流程示意图；
20.图14为本发明第八实施例的电容器结构的示意图。
21.其中，附图标记说明如下：
22.10基底
23.20第一电极
24.30介电层
25.32氧化硅锆层
26.34氧化锆层
27.36氧化锆层
28.38氧化硅层
29.40氧化铝层
30.50介电层
31.52氧化硅锆层
32.54氧化锆层
33.60第二电极
34.91原子层沉积制作工艺
35.91’原子层沉积制作工艺
36.92原子层沉积制作工艺
37.93原子层沉积制作工艺
38.101电容器结构
39.102电容器结构
40.103电容器结构
41.104电容器结构
42.105电容器结构
43.106电容器结构
44.107电容器结构
45.108电容器结构
46.ds电容介电叠层
47.s11-s19步骤
48.s21-s25步骤
49.s31-s35步骤
50.s41-s43步骤
51.t32厚度
52.t34厚度
53.t36厚度
54.t38厚度
55.t40厚度
56.t52厚度
57.t54厚度
58.tk1厚度
59.tk2厚度
60.tk3厚度
61.tk4厚度
62.z垂直方向
具体实施方式
63.为使熟悉本发明所属技术领域的一般技术者能进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的技术方案以及所欲达成的功效。本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
64.请参阅图1。图1为本发明第一实施例的电容器结构101的示意图。如图1所示，电容器结构101包括第一电极20、第二电极60以及电容介电叠层ds。电容介电叠层ds设置在第一电极20与第二电极60之间，且电容介电叠层ds包括第一介电层(例如图1中所示的介电层30)。介电层30包括第一氧化锆(zirconium oxide)层(例如图1中所示的氧化锆层34)以及第一氧化硅锆(zirconium silicon oxide)层(例如图1中所示的氧化硅锆层32)。氧化硅锆层32可用以改变介电层30以及电容介电叠层ds中的能带(energy band)分布和/或减少漏电路径(例如由氧化锆结晶的晶粒边界(crystalline grain boundary)形成的漏电路径，但并不以此为限)，故可降低电容器结构101的漏电流状况而提高电容器结构101的操作表现。
65.在一些实施例中，电容器结构101可设置在基底10上，第一电极20可在垂直方向z上设置在电容介电叠层ds与基底10之间，而电容介电叠层ds可在垂直方向z上设置在第一电极20与第二电极60之间，故第一电极20可被视为下电极而第二电极60可被视为上电极，但并不以此为限。在一些实施例中，基底10可包括半导体基底或非半导体基底，半导体基底可包括硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator,soi)基底等，而非半导体基底可包括玻璃基底、塑胶基底或陶瓷基底等，但并不以此为限。此外，可视设计需要在基底10中设置其他主动组件(例如晶体管结构，未绘示)和/或被动组件，而电容器结构101可与基底10中的主动组件和/或被动组件电连接，例如可与晶体管结构电连接而形成存储单元，但并不以此为限。
66.在一些实施例中，第一电极20与第二电极60可分别包括单层或多层的导电材料，例如氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、铂(pt)或其他适合的金属或非金属导电材料。此外，在一些实施例中，氧化锆层34可为纯氧化锆(例如仅由氧化锆形成)或接近纯氧化锆(例如包括氧化锆以及一些非故意掺杂的杂质)，故氧化锆层34中的锆原子百分比(atomic percentage，at.％)可高于氧化硅锆层32中的锆原子百分比。此外，虽然氧化硅锆层32可用以降低漏电流，但由于氧化硅锆层32的介电常数(dielectric constant)低于氧化锆层34的介电常数，故为了降低对于电容介电叠层ds整体的电容率(permittivity)和/或电容密度(capacitance density)的影响，氧化锆层34在垂直方向z上的厚度t34可大于氧化硅锆层32在垂直方向z上的厚度t32，但并不以此为限。在一些实施例中，氧化硅锆层32可在垂直方向z上设置在氧化锆层34与第一电极20之间，但并不以此为限。换句话说，在一些实施例中，氧化锆层34可在垂直方向z上设置在氧化硅锆层32与第一电极20之间。
67.在一些实施例中，电容介电叠层ds可还包括氧化铝层40，介电层30可设置在氧化铝层40与第一电极20之间，但并不以此为限。换句话说，在一些实施例中，具有氧化锆层34与氧化硅锆层32的介电层30也可视设计需要在垂直方向z上设置在氧化铝层40与第二电极60之间。在一些实施例中，氧化铝层40可具有相对较高的结晶温度和/或较大的能障而可用以降低因为氧化锆层34结晶所造成的漏电流，但氧化铝层40的介电常数相对较低(例如分别低于氧化锆层34与氧化硅锆层32的介电常数)，故氧化锆层34的厚度t34可大于氧化铝层40在垂直方向z上的厚度t40，用以降低氧化铝层40对于电容介电叠层ds整体的电容率和/或电容密度的影响。此外，在一些实施例中，介电层30中的氧化锆层34可在垂直方向z上设置在氧化硅锆层32与氧化铝层40之间，用以降低氧化硅锆层32中的硅对于氧化铝层40的影响，但并不以此为限。在一些实施例中，电容介电叠层ds可还包括第二介电层(例如图1中所示的介电层50)设置在氧化铝层40与第二电极60之间，介电层50可包括氧化锆层54，且氧化锆层54的材料组成可与氧化锆层34的材料组成相同，但并不以此为限。在一些实施例中，氧化锆层54可为纯氧化锆(例如仅由氧化锆形成)或接近纯氧化锆(例如包括氧化锆以及一些非故意掺杂的杂质)，故氧化锆层54中的锆原子百分比可高于氧化硅锆层32中的锆原子百分比，且氧化锆层54在垂直方向z上的厚度t54可大于氧化硅锆层32的厚度t32，但并不以此为限。
68.请参阅图1到图4。图2为本发明一实施例的用以形成氧化硅锆层的原子层沉积制作工艺的流程示意图，图3为本发明另一实施例的用以形成氧化硅锆层的原子层沉积制作工艺的流程示意图，而图4为本发明一实施例的用以形成氧化锆层的原子层沉积制作工艺的流程示意图。如图1所示，电容器结构101的制造方法可包括下列步骤。在第一电极20上形成电容介电叠层ds，且电容介电叠层ds包括第一介电层(例如上述的介电层30)。介电层30包括第一氧化锆层(例如上述的氧化锆层34)以及第一氧化硅锆层(例如上述的氧化硅锆层32)。然后，在电容介电叠层ds上形成第二电极60，且电容介电叠层ds位在第一电极20与第二电极60之间。
69.在一些实施例中，电容器结构101的制造方法可包括但并不限于下列步骤。第一电极20可形成在基底10上，且第一电极20与第二电极60可通过溅射、原子层沉积(atomic layer deposition，ald)或其他适合的成膜方式形成。在一些实施例中，第一电极20、第二电极60以及电容介电叠层ds中的各材料层可分别通过对应的成膜方法以及一个或多个图
案化制作工艺(例如但并不限于光刻制作工艺)形成在基底10上。在一些实施例中，介电层30中的氧化硅锆层32与氧化锆层34可分别通过对应的原子层沉积制作工艺形成。举例来说，氧化硅锆层32可由图2中所示的原子层沉积制作工艺91或图3中所示的原子层沉积制作工艺91’形成，而氧化锆层34可由图4中所示的原子层沉积制作工艺92形成，但并不以此为限。
70.如图1与图2所示，在一些实施例中，原子层沉积制作工艺91可包括下列步骤。首先，进行步骤s11，导入含锆前驱物。在一些实施例中，含锆前驱物可被导入原子层沉积制作工艺91的工艺腔体(process chamber)中，而在步骤s11之前可将形成有第一电极20的基底10放置在此工艺腔体中。上述的含锆前驱物可包括锆卤化物(zirconium halide)例如氯化锆(zirconium chloride)或其他适合的含锆前驱物材料。然后，在步骤s11之后进行步骤s12，进行吹除(purge)，用以移除含锆前驱物和/或可能的反应副产品(byproduct)。上述的含锆前驱物可被导入工艺腔体中并维持一预设时间(例如步骤s11可被视为脉冲(pulse)步骤)，用以使含锆前驱物中的锆被吸附在目标物(例如第一电极20)的表面上而形成锆原子层(atomic monolayer)，而上述的吹除步骤可用以将工艺腔体中多余的含锆前驱物和/或可能的反应副产品移出工艺腔体。在步骤s12之后可进行步骤s13，导入氧化剂，氧化剂可被导入工艺腔体中并维持一预设时间，用以使氧原子与锆原子层接合而形成氧化锆。在步骤s13之后可进行步骤s14，进行吹除，用以移除氧化剂。步骤s14的吹除可用以将工艺腔体中多余的氧化剂和/或可能的反应副产品移出工艺腔体。在步骤s14之后可进行步骤s15，导入含硅前驱物。含硅前驱物可被导入工艺腔体中并维持一预设时间，用以使含硅前驱物中的硅被吸附在目标物(例如上述步骤s13形成的氧化锆)的表面上而形成硅原子层。在一些实施例中，上述的含硅前驱物可包括卤化硅(silicon halide)例如氟化硅(silicon fluoride)、氯化硅(silicon chloride)或其他适合的含硅前驱物材料。在步骤s15之后可进行步骤s16进行吹除，用以移除含硅前驱物。步骤s16的吹除可用以将工艺腔体中多余的含硅前驱物和/或可能的反应副产品移出工艺腔体。在步骤s16之后可进行步骤s17，导入氧化剂，氧化剂可被导入工艺腔体中并维持一预设时间，用以使氧原子与硅原子层接合。在步骤s17之后可进行步骤s18，进行吹除，用以移除氧化剂。步骤s18的吹除可用以将工艺腔体中多余的氧化剂和/或可能的反应副产品移出工艺腔体。
71.在上述的步骤s12、步骤s14、步骤s16以及步骤s18中可使用惰性气体进行吹除或用其他适合方式达到移除前驱物、氧化剂和/或反应副产品的效果。此外，上述的步骤s13与步骤s17中使用的氧化剂可包括氧气、臭氧、水蒸气、过氧化氢、氧化氮或其他适合的氧化剂材料，且步骤s13中使用的氧化剂与步骤s17中使用的氧化剂可视设计需要而具有相同或不同的材料组成。上述的步骤s11到步骤s18可被视为原子层沉积制作工艺91中的一个循环(cycle)，通过重复进行此循环(即重复进行步骤s11到步骤s18)可增加形成的氧化硅锆层(例如氧化硅锆层32)的厚度。换句话说，氧化硅锆层32可包括多个锆原子层、多个氧原子层以及多个硅原子层在垂直方向z上交替堆栈设置。此外，可依据氧化硅锆层32的设计厚度来计算所需进行上述循环的次数，若在步骤s18之后用已经执行过的循环次数所计算出的预期厚度还未达预定厚度，则需再进行上述的循环，而若在步骤s18之后用已经执行过的循环次数所计算出的预期厚度已达预定厚度，则可执行步骤s19用以进行后续制作工艺。在一些实施例中，可视要形成的氧化硅锆层中的硅原子比例设计调整上述循环中的步骤，例如可
将上述重复进行的多个循环中的一些循环中的步骤s15到步骤s18移除，借此降低氧化硅锆层中的硅原子百分比，但并不以此为限。换句话说，氧化硅锆层32中的锆原子百分比与硅原子百分比可视设计需要而彼此相等或不同。在一些实施例中，可重复进行上述的循环(也就是步骤s11到步骤s18)至少3次，且其中最后结尾步骤可为步骤s14，而以此方式形成的氧化硅锆层在垂直方向z上的相对两端可均为氧化锆的单层(monolayer)结构，但并不以此为限。
72.如图1与图3所示，在一些实施例中，原子层沉积制作工艺91’可包括下列步骤。首先，进行步骤s15，导入含硅前驱物。在步骤s15之后可进行步骤s16进行吹除，用以移除含硅前驱物和/或可能的反应副产品。在步骤s16之后可进行步骤s17，导入氧化剂，用以使氧原子与硅原子层接合。在步骤s17之后可进行步骤s18，进行吹除，用以移除氧化剂和/或可能的反应副产品。步骤s18之后可进行步骤s11，导入含锆前驱物。在步骤s11之后进行步骤s12，进行吹除，用以移除含锆前驱物和/或可能的反应副产品。在步骤s12之后可进行步骤s13，导入氧化剂，用以使氧原子与锆原子层接合而形成氧化锆。在步骤s13之后可进行步骤s14，进行吹除，用以移除氧化剂和/或可能的反应副产品。
73.上述的步骤s15、步骤s16、步骤s17、步骤s18、步骤s11、步骤s12、步骤s13和步骤s14可被视为原子层沉积制作工艺91’中的一个循环，通过重复进行此循环可增加形成的氧化硅锆层(例如氧化硅锆层32)的厚度。若在步骤s14之后用已经执行过的循环次数所计算出的预期厚度还未达预定厚度，则需再进行上述的循环，而若在步骤s14之后用已经执行过的循环次数所计算出的预期厚度已达预定厚度，则可执行步骤s19用以进行后续制作工艺。在一些实施例中，可重复进行上述的循环(也就是步骤s15、步骤s16、步骤s17、步骤s18、步骤s11、步骤s12、步骤s13和步骤s14)至少3次，且其中最后结尾步骤可为步骤s18，而以此方式形成的氧化硅锆层在垂直方向z上的相对两端可均为氧化硅的单层结构，但并不以此为限。
74.换句话说，原子层沉积制作工艺91’与上述图2中的原子层沉积制作工艺91不同的地方在于，原子层沉积制作工艺91是先进行步骤s11至步骤s14，用以先形成氧化锆，而原子层沉积制作工艺91’则是先进行步骤s15至步骤s18，用以先形成氧化硅。
75.如图1与图4所示，在一些实施例中，原子层沉积制作工艺92可包括下列步骤。首先，进行步骤s21，导入含锆前驱物。含锆前驱物可被导入原子层沉积制作工艺92的工艺腔体中。在一些实施例中，可在同一个工艺腔体中接续进行不同的原子层沉积制作工艺，例如可在上述图2的原子层沉积制作工艺91或图3的原子层沉积制作工艺91’之后直接在相同的工艺腔体中进行原子层沉积制作工艺92，借此避免被外界环境状况影响，但并不以此为限。在一些实施例中，也可视设计需要在同一个制作工艺机台的不同工艺腔体中分别进行上述不同的原子层沉积制作工艺。然后，在步骤s21之后可进行步骤s22，进行吹除，用以移除含锆前驱物和/或可能的反应副产品。在步骤s21中导入的含锆前驱物中的锆可被吸附在目标物(例如氧化硅锆层32)的表面上而形成锆原子层，而上述的吹除步骤可用以将工艺腔体中多余的含锆前驱物和/或可能的反应副产品移出工艺腔体。在步骤s22之后可进行步骤s23，导入氧化剂，氧化剂可被导入工艺腔体中并维持一预设时间，用以使氧原子与锆原子层接合而形成氧化锆。在步骤s23之后可进行步骤s24，进行吹除，用以将工艺腔体中多余的氧化剂和/或可能的反应副产品移出工艺腔体。在一些实施例中，上述的步骤s21到步骤s24的制
作工艺条件可与上述图2中的步骤s11到步骤s14的制作工艺条件相同或相似。
76.在一些实施例中，上述的步骤s21到步骤s24可被视为原子层沉积制作工艺92中的一个循环，通过重复进行此循环(即重复进行步骤s21到步骤s24)可增加形成的氧化锆层(例如氧化锆层34)的厚度。换句话说，氧化锆层34可包括多个锆原子层以及多个氧原子层在垂直方向z上交替堆栈设置。此外，可依据氧化锆层34的设计厚度来计算所需进行上述循环的次数，若在步骤s24之后用已经执行过的循环次数所计算出的预期厚度还未达预定厚度，则需再进行上述的循环，而若在步骤s24之后用已经执行过的循环次数所计算出的预期厚度已达预定厚度，则可执行步骤s25用以进行后续制作工艺。如图1所示，在一些实施例中，电容介电叠层ds可还包括氧化铝层40以及介电层50，而介电层50可包括氧化锆层54。氧化铝层40与氧化锆层54可分别通过对应的原子层沉积制作工艺形成。举例来说，氧化铝层40可通过原子层沉积制作工艺形成在介电层30上，而氧化锆层54可由如图4中所示的原子层沉积制作工艺92形成在氧化铝层40上，但并不以此为限。
77.下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的部件是用相同的标号进行标示，用以方便在各实施例间互相对照。
78.请参阅图5。图5为本发明第二实施例的电容器结构102的示意图。如图5所示，在电容器结构102中，第一介电层30可还包括第三氧化锆层(例如图5中所示的氧化锆层36)以及氧化硅层38，氧化硅锆层32可在垂直方向z上设置在氧化锆层34与氧化锆层36之间，而氧化硅层38也可在垂直方向z上设置在氧化锆层34与氧化锆层36之间。在一些实施例中，氧化硅层38可用以降低因为氧化锆层34结晶所造成的漏电流，但氧化硅层38的介电常数相对较低(例如分别低于氧化锆层34、氧化锆层36与氧化硅锆层32的介电常数)，故氧化硅层38在垂直方向z上的厚度t38可小于氧化锆层36在垂直方向z上的厚度t36和/或氧化锆层34的厚度t34，用以降低氧化硅层38对于电容介电叠层ds整体的电容率和/或电容密度的影响。此外，在一些实施例中，氧化锆层36与氧化硅层38可分别通过对应的原子层沉积制作工艺形成。举例来说，氧化锆层36可由图4中所示的原子层沉积制作工艺92形成，而氧化硅层38可由图6中所示的原子层沉积制作工艺93形成，但并不以此为限。
79.如图5与图6所示，在一些实施例中，原子层沉积制作工艺93可包括下列步骤。首先，进行步骤s31，导入含硅前驱物。含硅前驱物可被导入原子层沉积制作工艺93的工艺腔体中。在一些实施例中，可在同一个工艺腔体中接续进行不同的原子层沉积制作工艺，例如可在用以形成氧化锆层36的原子层沉积制作工艺之后直接在相同的工艺腔体中进行原子层沉积制作工艺93，但并不以此为限。然后，在步骤s31之后进行步骤s32，进行吹除，用以移除含硅前驱物和/或可能的反应副产品。在步骤s31中导入的含硅前驱物中的硅可被吸附在目标物(例如氧化锆层36)的表面上而形成硅原子层，而上述的吹除步骤可用以将工艺腔体中多余的含硅前驱物和/或可能的反应副产品移出工艺腔体。在步骤s32之后可进行步骤s33，导入氧化剂，氧化剂可被导入工艺腔体中并维持一预设时间，用以使氧原子与硅原子层接合而形成氧化硅。在步骤s33之后可进行步骤s34，进行吹除，用以将工艺腔体中多余的氧化剂和/或可能的反应副产品移出工艺腔体。在一些实施例中，上述的步骤s31到步骤s34的制作工艺条件可与上述图2中的步骤s15到步骤s18的制作工艺条件相同或相似。
80.在一些实施例中，上述的步骤s31到步骤s34可被视为原子层沉积制作工艺93中的
一个循环，通过重复进行此循环(即重复进行步骤s31到步骤s34)可增加形成的氧化硅层(例如氧化硅层38)的厚度。换句话说，氧化硅层38可包括多个硅原子层以及多个氧原子层在垂直方向z上交替堆栈设置。此外，可依据氧化硅层38的设计厚度来计算所需进行上述循环的次数，若在步骤s34之后用已经执行过的循环次数所计算出的预期厚度还未达预定厚度，则需再进行上述的循环，而若在步骤s34之后用已经执行过的循环次数所计算出的预期厚度已达预定厚度，则可执行步骤s35用以进行后续制作工艺(例如用以形成氧化硅锆层32的制作工艺)。
81.请参阅图7。图7为本发明第三实施例的电容器结构103的示意图。如图7所示，在电容器结构103中，介电层50可还包括第二氧化硅锆层(例如氧化硅锆层52)，而介电层50中的氧化硅锆层52与氧化锆层54可在垂直方向z上堆栈设置。在一些实施例中，氧化硅锆层52可设置在第二电极60与氧化锆层54之间，氧化硅锆层32可设置在第一电极20与氧化锆层34之间，故氧化硅锆层52与氧化硅锆层32可分别位在电容介电叠层ds在垂直方向z上的相对两端，但并不以此为限。在一些实施例中，氧化锆层54可为纯氧化锆(例如仅由氧化锆形成)或接近纯氧化锆，故氧化锆层54中的锆原子百分比可高于氧化硅锆层52中的锆原子百分比，且氧化硅锆层52在垂直方向z上的厚度t52可小于氧化锆层54的厚度t54，但并不以此为限。在一些实施例中，氧化锆层54与氧化硅锆层52可分别通过对应的原子层沉积制作工艺形成。举例来说，氧化锆层54可由图4中所示的原子层沉积制作工艺92而形成在氧化铝层40上，而氧化硅锆层52可由图2中所示的原子层沉积制作工艺91或图3中所示的原子层沉积制作工艺91’而形成在氧化锆层54上，但并不以此为限。
82.请参阅图8。图8为本发明第四实施例的电容器结构104的示意图。如图8所示，在电容器结构104中，介电层30可仅包括氧化锆层34，而电容介电叠层ds中的氧化硅锆层52可位在靠近第二电极60的一侧。请参阅图9。图9为本发明第五实施例的电容器结构105的示意图。如图9所示，在电容器结构105中，氧化硅锆层32可设置在氧化锆层34与氧化铝层40之间，氧化硅锆层52可设置在氧化锆层54与氧化铝层40之间，故氧化硅锆层52与氧化硅锆层32可分别位在氧化铝层40在垂直方向z上的相对两侧且与氧化铝层40直接相连，但并不以此为限。换句话说，电容介电叠层ds中的各氧化硅锆层的设置位置可视设计需要(例如在操作时对第一电极20与第二电极60分别施加电压的方式和/或在电容器结构中电子的传导机里等)进行调整。
83.请参阅图10与图11。图10为本发明第六实施例的电容器结构106的示意图，而图11为本发明一实施例的形成电容介电叠层的流程示意图。如图10所示，在电容器结构106中，介电层30可包括多个氧化锆层34与多个氧化硅锆层32交替堆栈设置，且电容介电叠层ds中可没有设置上述实施例中的氧化铝层。此外，在一些实施例中，介电层30中的各氧化锆层34与各氧化硅锆层32可分别通过对应的原子层沉积制作工艺形成。举例来说，如图10与图11所示，本实施例的电容介电叠层ds的制造方法可包括下列步骤。可先进行步骤s41，进行第二原子层沉积制作工艺(例如上述图4中所示的原子层沉积制作工艺92)，用以在第一电极20上形成氧化锆层34。然后，可进行步骤s42，进行第一原子层沉积制作工艺(例如上述图2中所示的原子层沉积制作工艺91或图3中所示的原子层沉积制作工艺91’)，用以在氧化锆层34上形成氧化硅锆层32。
84.在一些实施例中，上述的步骤s41与步骤s42可被视为用以形成具有多个氧化锆层
34与多个氧化硅锆层32交替堆栈设置的介电层30的原子层沉积制作工艺中的一个循环，通过重复进行此循环可增加介电层30中的氧化锆层34与氧化硅锆层32的层数。因此，可依据介电层30中的氧化锆层34与氧化硅锆层32的设计层数来计算所需进行上述循环的次数，若在步骤s42之后用已经执行过的循环次数所计算出的层数还未达预定层数，则需再进行上述的循环，而若在步骤s42之后用已经执行过的循环次数所计算出的层数已达预定层数，则可执行步骤s43用以进行后续制作工艺(例如用以形成第二电极的制作工艺)。换句话说，本实施例的介电层30的制造方法可包括交替且重复进行不同的原子层沉积制作工艺(例如图4中所示的原子层沉积制作工艺92以及如图2中所示的原子层沉积制作工艺91或图3中所示的原子层沉积制作工艺91’)，用以形成具有多个氧化锆层34与多个氧化硅锆层32交替堆栈设置的介电层30。
85.请参阅图12与图13。图12为本发明第七实施例的电容器结构107的示意图，而图13为本发明另外一实施例的形成电容介电叠层的流程示意图。如图12所示，在电容器结构107中，介电层30可包括多个氧化锆层34与多个氧化硅锆层32交替堆栈设置，且电容介电叠层ds在垂直方向z上的相对两端的材料层可为相同的材料层。举例来说，电容介电叠层ds在垂直方向z上的相对两端的材料层可均为氧化锆层34，借此降低氧化硅锆层32在电容介电叠层ds中所占的比例，但并不以此为限。在一些实施例中，也可视设计需要而使电容介电叠层ds包括多个氧化锆层34与多个氧化硅锆层32交替堆栈设置且使电容介电叠层ds在垂直方向z上的相对两端的材料层均为氧化硅锆层32。如图12与图13所示，本实施例的电容介电叠层ds的制造方法可包括交替且重复进行上述的步骤s41与步骤s42，且最后进行的步骤与最初进行的步骤的内容相同(例如均为步骤s41)，用以使电容介电叠层ds在垂直方向z上的相对两端的材料层均为氧化锆层34。
86.请参阅图14。图14为本发明第八实施例的电容器结构108的示意图。如图14所示，在电容器结构108中，电容介电叠层ds可包括多个氧化锆层34与多个氧化硅锆层32垂直方向z上交替堆栈设置，至少部分的氧化锆层34可具有不同的厚度，而至少部分的氧化硅锆层32可具有不同的厚度。举例来说，靠近电容介电叠层ds垂直方向z上的中间部分的氧化锆层34的厚度tk2可大于位在电容介电叠层ds垂直方向z上的相对两端的氧化锆层34的厚度tk1，而靠近电容介电叠层ds垂直方向z上的中间部分的氧化硅锆层32的厚度tk4可大于靠近电容介电叠层ds垂直方向z上的相对两端的氧化硅锆层32的厚度tk3，借此调整在电容器结构108进行操作时在电容介电叠层ds中的电场分布状况，但并不以此为限。在一些实施例中，也可视设计需要使用与上述状况不同的方式设计电容介电叠层ds中的各氧化锆层34和/或各氧化硅锆层32之间的厚度相对关系。此外，上述具有不同厚度的氧化锆层34和/或具有不同厚度的氧化硅锆层32的电容介电叠层ds可通过调整对应原子层沉积制作工艺中进行的循环次数来形成。举例来说，用以形成较厚的氧化锆层34的原子层沉积制作工艺所需进行的循环次数(例如上述图4中重复进行步骤s21到步骤s24的次数)可相对较多，而用以形成较厚的氧化硅锆层32的原子层沉积制作工艺所需进行的循环次数(例如上述图2中重复进行步骤s11到步骤s18的次数或上述图3中重复进行步骤s15到步骤s18和步骤s11到步骤s14的次数)也可相对较多，但并不以此为限。
87.综合以上所述，在本发明的电容器结构以及其制造方法中，可在电容器结构的两个电极之间设置包括氧化锆层与氧化硅锆层的电容介电叠层，利用氧化硅锆层降低电容器
结构的漏电流状况，进而提高电容器结构的操作表现。
88.以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。