高压侧栅极驱动电路的制作方法

1.本技术实施例涉及高压功率集成电路技术领域，特别涉及高压侧栅极驱动电路。


背景技术：

2.在高压浮栅极驱动芯片中，需要一种高压电平移位电路将低电压域信号传递到高压域，如图1所示，mh是半桥拓扑结构中的高侧开关器件，m
l
是半桥拓扑结构中的低侧开关器件。通常使用浮栅极驱动芯片来有效的驱动高侧开关器件mh，该浮栅极驱动芯片包括低压输入逻辑、高压区栅极驱动电路和低压区栅极驱动电路，lin是低侧通道的输入信号，hin是高侧通道的输入信号，lin和hin都连接至低压输入逻辑，低压输入逻辑输出in_l和in_h这两个信号，其中in_l输出至低压区栅极驱动电路，in_h输出至高压区栅极驱动电路。lo是低侧通道的输出信号，连接至m
l
的栅极，ho是高侧通道的输出信号，连接至mh的栅极。vcc至gnd电压域为低压区电路供电，vb至vs浮动电压域为高压区电路供电，vs端连接至mh的源极和m
l
的漏极。采用自举二极管db和自举电容cb为vb供电，当m
l
开启时，vcc通过db为自举电容 cb充电和为高压区栅极驱动电路供电；当mh开启时，自举电容cb承担为高压区栅极驱动电路供电的任务，如此反复。电感l的一端连接在vs端、另一端连接至输出电压vout，电容c和电阻r0并联连接，其一端连接至vout，另一端连接至gnd。在高压浮栅极驱动芯片中，需要将vcc至gnd的低电压域信号传递到vb至vs之间的高压域，因此需要一种高压电平移位电路来实现上述目的。传统的单路ldmos(laterally diffused metal oxidesemiconductor，横向扩散金属氧化物半导体)电平移位电路，在开通时会使 ldmos长时间导通，对集成高压横向场效应管的可靠性要求极高，在限制了芯片的最高工作电压的同时会造成极大的功耗问题和可靠性问题。
3.为解决上述问题，目前比较常用的信号传递方式如图2所示，将输入的宽脉冲信号的上升沿和下降沿分别转换成一个窄脉冲信号，信号传递至高压区后再将该两路窄脉冲信号通过rs触发器恢复为与原来的信号宽度相同的信号。该方案极大地降低了ldmos的导通时间，降低了整体芯片的功耗，使得 ldmos可以可靠稳定地工作。随着当下第三代半导体的兴起，采用第三代半导体制备的功率器件，尤其是氮化镓材料制备的功率器件的开关频率极高，对于芯片能够响应的最小脉冲宽度提出了更高的要求。
4.图3中示出了输入较宽的输入脉冲和较窄的输入脉冲时，芯片的输出响应情况。当输入信号in为较宽脉冲时(图3中的左半部分)，脉冲产生电路将输入信号的上升沿和下降沿分别于t1时刻和t4时刻形成一个窄脉冲信号于pg_s 和pg_r端口，pg_s信号经由高压电平移位电路传递至高压区hd_s端口，形成一个低电平窄脉冲，与此同时，高压区的被驱动mos器件经过一段延时后于t2时刻导通并引起vs端口的电位抬升，该抬升过程会导致ldmos的漏端电位表现为逻辑低电位(以vs为参考零点)，因此，在t2至t3时间段内， hd_s与hd_r端口均表现为逻辑低电位，hd_r与hd_s的共模低电位会被共模滤波电路滤除，因此，该时间段内，s与r端的电压均表现为逻辑低电平。t4时刻，pg_r信号经由高压电平移位电路传递至高压区hd_r端口，经过共模滤波电路后于r端形成高电平窄脉冲信号，ho经过一段时间的延时
后，转变为低电平信号，随后vs端的电压随之渐渐下降至零电平。当输入信号in为较窄脉冲时(图3中的右半部分)，t6时刻，输入信号in的上升沿形成一个窄脉冲信号于pg_s端口，该信号经过高压电平移位电路传递至高压区并使得hd_s信号转变为低电平信号，经过一段延时后，于t7时刻ho变为高电平，并开启高压桥壁的功率器件，随之vs电压开始上升，由上述描述可知， vs电压在上升时，ldmos漏端电位均表现为逻辑低电平信号，因此，在t7至 t
10
时间段内，hd_r和hd_s端的电压均表现为逻辑低电位，该时间段内所有信号均会被共模滤波电路所滤除。在t8时刻至t9时刻之间，由输入信号导致的下降沿脉冲均在vs上升阶段，那么该复位脉冲信号将会丢失，进而导致高压区输出信号ho输出变高后一直处于锁存状态，无法关断，直至下一个下降沿脉冲有效地传递至高压区。此阶段如果低侧信号输出高电平而开启低侧功率器件，将导致上下桥臂直通而损坏功率器件。同理，当输入信号in表现为占空比很高时，即表现为一个较窄的负脉冲时，hd_s信号会在vs下降阶段淹没掉，表现为ho输出丢波。


技术实现要素：

5.本技术实施例提供了一种高压侧栅极驱动电路，可以解决高电平窄脉冲的下降沿脉冲在vs上升阶段，导致输出信号被误锁存在恒高状态，损坏低侧功率器件的问题，也可以解决低电平窄脉冲的上升沿脉冲在vs上升阶段，导致输出信号被误锁存在恒低状态，存在输出丢波的问题。所述技术方案如下：
6.一方面，提供了一种高压侧栅极驱动电路，所述高压侧栅极驱动电路包括动态脉冲产生电路、高压电平移位电路、共模滤波电路、rs触发器以及输出级缓冲电路；
7.所述动态脉冲产生电路的输入端作为所述高压侧栅极驱动电路的输入端，所述动态脉冲产生电路的第一输出端与所述高压电平移位电路的第一输入端相连，所述动态脉冲产生电路的第二输出端与所述高压电平移位电路的第二输入端相连；
8.所述高压电平移位电路的两个输出端分别与所述共模滤波电路的两个输入端相连，所述共模滤波电路的两个输出端分别与所述rs触发器的置位端和复位端相连；
9.所述rs触发器的输出端与所述输出级缓冲电路的输入端相连，所述输出级缓冲电路的输出端作为所述高压侧栅极驱动电路的输出端；
10.所述高压电平移位电路、所述共模滤波电路、所述rs触发器和所述输出级缓冲电路分别与高压侧电源和高压侧浮动地相连；
11.当所述输入信号为窄脉冲时，所述动态脉冲产生电路用于对所述窄脉冲的上升沿和/或下降沿的脉冲宽度进行调整，以使调整后的脉冲结束时间晚于所述高压侧浮动地突变的结束时间。
12.在一种可能的实现方式中，所述高压电平移位电路包括：第一ldmos、第二ldmos、第一电阻、第二电阻、第一二极管和第二二极管；
13.所述第一ldmos的栅极作为所述高压电平移位电路的第一输入端，所述第二ldmos的栅极作为所述高压电平移位电路的第二输入端，所述第一 ldmos和所述第二ldmos的源极接地；
14.所述第一ldmos的漏极与所述第一电阻的第一端口、所述第一二极管的阴极连接于第一连接点，所述第一连接点作为所述高压电平移位电路的第一输出端；
15.所述第二ldmos的漏极与所述第二电阻的第一端口、所述第二二极管的阴极连接于第二连接点，所述第二连接点作为所述高压电平移位电路的第二输出端；
16.所述第一电阻的第二端口和所述第二电阻的第二端口分别与所述高压侧电源相连，所述第一二极管和所述第二二极管的正极分别与所述高压侧浮动地相连。
17.在一种可能的实现方式中，
18.当所述输入信号包括高电平窄脉冲时，所述动态脉冲产生电路用于控制所述高电平窄脉冲的下降沿脉冲宽度；或，
19.当所述输入信号包括低电平窄脉冲时，所述动态脉冲产生电路用于控制所述低电平窄脉冲的上升沿脉冲宽度；或，
20.当所述输入信号包括高电平窄脉冲和低电平窄脉冲时，所述动态脉冲产生电路用于控制所述高电平窄脉冲的下降沿脉冲宽度和所述低电平窄脉冲的上升沿脉冲宽度。
21.在一种可能的实现方式中，当所述动态脉冲产生电路用于控制所述下降沿脉冲宽度时，所述动态脉冲产生电路包括上升沿脉冲产生电路、延时电路、受控电流源和下降沿脉冲产生电路；
22.所述上升沿脉冲产生电路的输入端和所述下降沿脉冲产生电路的第一输入端相连后作为所述动态脉冲产生电路的输入端；所述上升沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第一输出端，所述上升沿脉冲产生电路的输出端与所述延时电路的输入端相连；
23.所述延时电路的输出端与所述受控电流源的输入端相连，所述受控电流源的输出端与所述下降沿脉冲产生电路的第二输入端相连；
24.所述下降沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第二输出端。
25.在一种可能的实现方式中，当所述动态脉冲产生电路用于控制所述下降沿脉冲宽度时，所述动态脉冲产生电路包括上升沿脉冲产生电路、延时电路、下降沿脉冲产生电路、第一反相器、第二反相器、第一或非门、第二或非门、第三或非门和第四或非门；
26.所述上升沿脉冲产生电路的输入端和所述下降沿脉冲产生电路的输入端相连后作为所述动态脉冲产生电路的输入端；所述上升沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第一输出端，所述上升沿脉冲产生电路的输出端与所述延时电路的输入端相连；
27.所述延时电路的输出端分别与所述第一或非门和所述第二或非门的第一输入端相连于第三连接点；
28.所述下降沿脉冲产生电路的输出端分别与所述第一反相器的输入端和所述第四或非门的第二输入端相连于第四连接点；所述第一反相器的输出端与所述第一或非门的第二输入端相连；所述第一或非门的输出端与所述第二或非门的第二输入端相连；所述第二或非门的输出端与所述第三或非门的第一输入端相连；所述第三或非门的输出端与所述第四或非门的第一输入端相连；所述第四或非门的输出端分别与所述第二反相器的输入端和所述第三或非门的第二输入端相连；所述第二反相器的输出端作为所述动态脉冲产生电路的第二输出端。
29.在一种可能的实现方式中，
30.当第三连接点为高电平，第四连接点为高电平时，所述动态脉冲产生电路的第二
输出端的输出为高电平；
31.当第三连接点为高电平，第四连接点为低电平时，所述动态脉冲产生电路的第二输出端的输出与上一状态相同；
32.当第三连接点为低电平，第四连接点为高电平时，所述动态脉冲产生电路的第二输出端的输出为有效高电位；
33.当第三连接点为低电平，第四连接点为低电平时，所述动态脉冲产生电路的第二输出端的输出为无效低电位。
34.在一种可能的实现方式中，当所述动态脉冲产生电路用于控制所述上升沿脉冲宽度时，所述动态脉冲产生电路包括上升沿脉冲产生电路、下降沿脉冲产生电路、延时电路和受控电流源；
35.所述上升沿脉冲产生电路的第一输入端和所述下降沿脉冲产生电路的输入端相连后作为所述动态脉冲产生电路的输入端；所述下降沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第二输出端，所述下降沿脉冲产生电路的输出端与所述延时电路的输入端相连；
36.所述延时电路的输出端与所述受控电流源的输入端相连，所述受控电流源的输出端与所述上升沿脉冲产生电路的第二输入端相连；
37.所述上升沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第一输出端。
38.在一种可能的实现方式中，当所述动态脉冲产生电路用于控制所述下降沿脉冲宽度和所述上升沿脉冲宽度时，所述动态脉冲产生电路包括上升沿脉冲产生电路、下降沿脉冲产生电路、第一延时电路、第二延时电路、第一受控电流源和第二受控电流源；
39.所述上升沿脉冲产生电路的第一输入端和所述下降沿脉冲产生电路的第一输入端相连后作为所述动态脉冲产生电路的输入端；所述上升沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第一输出端，所述上升沿脉冲产生电路的输出端与所述第一延时电路的输入端相连；所述下降沿脉冲产生电路的输出端作为所述动态脉冲产生电路的第二输出端，所述下降沿脉冲产生电路的输出端与所述第二延时电路的输入端相连；
40.所述第一延时电路的输出端与所述第一受控电流源的输入端相连，所述第一受控电流源的输出端与所述下降沿脉冲产生电路的第二输入端相连；所述第二延时电路的输出端与所述第二受控电流源的输入端相连，所述第二受控电流源的输出端与所述上升沿脉冲产生电路的第二输入端相连。
41.在一种可能的实现方式中，
42.所述上升沿脉冲产生电路包括第三反相器、第四反相器、第五反相器、第六反相器、第一电容和第五或非门，当所述上升沿脉冲产生电路包括一个输入端时，所述第三反相器的输入端作为所述上升沿脉冲产生电路的输入端；当所述上升沿脉冲产生电路包括两个输入端时，所述第三反相器的两个输入端分别作为所述上升沿脉冲产生电路的第一输入端和第二输入端；所述第三反相器的输出端分别与所述第四反相器的输入端和所述第五或非门的第二输入端相连，所述第四反相器的输出端分别与所述第一电容的正极和所述第五反相器的输入端相连，所述第一电容的负极接地，所述第五反相器的输出端与所述第六反相器的输入端相连，所述第六反相器的输出端与所述第五或非门的第一输入端相连，所述第五或非门的输出端作为所述上升沿脉冲产生电路的输出端；
43.所述下降沿脉冲产生电路包括第七反相器、第八反相器、第九反相器、第二电容和第六或非门，当所述下降沿脉冲产生电路包括一个输入端时，所述第七反相器的输入端作为所述下降沿脉冲产生电路的输入端，所述下降沿脉冲产生电路的输入端与所述第六或非门的第二输入端相连；当所述下降沿脉冲产生电路包括两个输入端时，所述第七反相器的两个输入端分别作为所述下降沿脉冲产生电路的第一输入端和第二输入端，所述下降沿脉冲产生电路的第一输入端与所述第六或非门的第二输入端相连；所述第七反相器的输出端分别与所述第二电容的正极和所述第八反相器的输入端相连，所述第二电容的负极接地，所述第八反相器的输出端与所述第九反相器的输入端相连，所述第九反相器的输出端与所述第六或非门的第一输入端相连，所述第六或非门的输出端作为所述下降沿脉冲产生电路的输出端；
44.所述延时电路包括第十反相器、第十一反相器和第三电容，所述第十反相器的输入端作为所述延时电路的输入端，所述第十反相器的输出端分别与所述第三电容的正极和所述第十一反相器的输入端相连，所述第三电容的负极接地，所述第十一反相器的输出端作为所述延时电路的输出端；
45.当所述动态脉冲产生电路还包括所述受控电流源时，所述受控电流源包括电流源和pmos管，所述电流源连接于电源和所述pmos管的源级之间，所述 pmos管的栅极作为所述受控电流源的输入端，所述pmos管的漏极作为所述受控电流源的输出端。
46.在一种可能的实现方式中，所述延时电路的延时值是根据公式t
p
(δvs×ꢀrl
×cds
)/(vb-vth)确定的，其中，所述vb为所述高压侧电源，所述r
l
为所述高压电平移位电路的负载电阻，所述c
ds
为ldmos的漏源寄生电容，所述vth为所述共模滤波电路的阈值，所述δvs为所述高压侧浮动地的电压的变化量，所述t
p
为所述ldmos至高侧输出端的延时时间。
47.本技术提供的技术方案的有益效果至少包括：
48.1、本技术中的高压侧栅极驱动电路，可以动态地调整窄脉冲的上升沿和/ 或下降沿的脉冲宽度，防止输出信号被误锁存在恒高或者恒低状态，以保证芯片的可靠性。
49.2、脉冲宽度的最大延时值来自于ldmos漏端电荷泄放的最小速度，保证了脉冲信号不会淹没在vs电压变化阶段。
50.3、结构简单，避免带来额外的成本。
附图说明
51.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
52.图1为采用高压浮栅极驱动芯片的半桥拓扑结构；
53.图2为现有技术中采用双路ldmos的高压电平移位电路；
54.图3为图2中所示的双脉冲电路正常工作与故障工作波形意图；
55.图4为本技术的一种高压侧栅极驱动电路的电路图；
56.图5为一种动态脉冲产生电路的电路图；
57.图6为图5中的电路的工作示意波形图；
58.图7为图5中的电路的电路图；
59.图8为另一种动态脉冲产生电路的电路图；
60.图9为图8中的电路的工作示意波形图；
61.图10为另一种动态脉冲产生电路的电路图；
62.图11为另一种动态脉冲产生电路的电路图。
具体实施方式
63.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
64.请参考图4，其示出了本技术的一个实施例提供的高压侧栅极驱动电路，包括动态脉冲产生电路、高压电平移位电路、共模滤波电路、rs触发器以及输出级缓冲电路(buffer)。
65.动态脉冲产生电路的输入端作为高压侧栅极驱动电路的输入端，动态脉冲产生电路的第一输出端与高压电平移位电路的第一输入端相连，动态脉冲产生电路的第二输出端与高压电平移位电路的第二输入端相连。其中，动态脉冲产生电路的输入信号in_h来自于高压侧通道的输入信号，动态脉冲产生电路的第一输出端的输出信号为pg_s，第二输出端的输出信号为pg_r。
66.高压电平移位电路的两个输出端分别与共模滤波电路的两个输入端相连，共模滤波电路的两个输出端分别与rs触发器的置位端s和复位端r相连。
67.rs触发器的输出端与输出级缓冲电路的输入端相连，输出级缓冲电路的输出端作为高压侧栅极驱动电路的输出端。其中，输出级缓冲电路的输出端即高侧通道的输出端口。
68.高压电平移位电路、共模滤波电路、rs触发器和输出级缓冲电路分别与高压侧电源vb和高压侧浮动地vs相连。即，高压电平移位电路、共模滤波电路、rs触发器和输出级缓冲电路连接与vb和vs之间。
69.当输入信号为窄脉冲时，动态脉冲产生电路用于对窄脉冲的上升沿和/或下降沿的脉冲宽度进行调整，以使调整后的脉冲结束时间晚于高压侧浮动地vs突变的结束时间。即，可以在输入脉宽较窄时，自适应地调整输入信号的上升沿和/或下降沿的脉冲宽度，得到pg_s与pg_r的脉冲块宽度。
70.其中，窄脉冲是指脉宽小于预定阈值的脉冲。这里的预定阈值是根据公式t
p
(δvs×rl
×cds
)/(vb-vth)确定的，其中，vb为高压侧电源，r
l
为高压电平移位电路的负载电阻，c
ds
为ldmos的漏源寄生电容，vth为共模滤波电路的阈值，δvs为高压侧浮动地的电压的变化量，t
p
为ldmos至高侧输出端的延时时间。
71.如图4所示，高压电平移位电路包括：第一ldmosld3、第二ldmosld4、第一电阻r1、第二电阻r2、第一二极管d3和第二二极管d4；
72.第一ldmosld3的栅极作为高压电平移位电路的第一输入端，第二ldmosld4的栅极作为高压电平移位电路的第二输入端，第一ldmosld3和第二ldmosld4的源极接地；第一ldmosld3的漏极与第一电阻r1的第一端口、第一二极管d3的阴极连接于第一连接点hd_s，第一连接点hd_s作为高压电平移位电路的第一输出端；第二ldmosld4的漏极与第二电阻r2的第一端口、第二二极管d4的阴极连接于第二连接点hd_r，第二连接点hd_r作为高压电平
移位电路的第二输出端；第一电阻r1的第二端口和第二电阻r2的第二端口分别与高压侧电源vb相连，第一二极管d3和第二二极管d4的正极分别与高压侧浮动地vs相连。
73.其中，高压电平移位电路的第一输入端的输入是pg_s，其作用于ld3的栅极；高压电平移位电路的第二输入端的输入是pg_r，其作用于ld4的栅极。第一二极管d3和第二二极管d4的作用是钳位hd_s、hd_r两点的电压，保护共模滤波电路中的栅极。
74.动态脉冲产生电路的形式可以包含以下三种：
75.1)当输入信号包括高电平窄脉冲时，动态脉冲产生电路用于控制高电平窄脉冲的下降沿脉冲宽度。
76.2)当输入信号包括低电平窄脉冲时，动态脉冲产生电路用于控制低电平窄脉冲的上升沿脉冲宽度。其中，
77.3)当输入信号包括高电平窄脉冲和低电平窄脉冲时，动态脉冲产生电路用于控制高电平窄脉冲的下降沿脉冲宽度和低电平窄脉冲的上升沿脉冲宽度。
78.其中，高电平窄脉冲具有较低的占空比，比如，占空比接近于0％。低电平窄脉冲具有较高的占空比，比如，占空比接近于100％。
79.下面分别对这三种形式的动态脉冲产生电路的电路结构进行介绍。
80.如图5所示，在第一种形式的第一种实现方式中，当动态脉冲产生电路用于控制下降沿脉冲宽度时，动态脉冲产生电路包括上升沿脉冲产生电路、延时电路、受控电流源和下降沿脉冲产生电路。
81.上升沿脉冲产生电路的输入端和下降沿脉冲产生电路的第一输入端相连后作为动态脉冲产生电路的输入端；上升沿脉冲产生电路的输出端作为动态脉冲产生电路的第一输出端。其中，上升沿脉冲产生电路的输入端和下降沿脉冲产生电路的第一输入端输入的是in_h，上升沿脉冲产生电路的输出端输出的是 pg_s。
82.上升沿脉冲产生电路的输出端与延时电路的输入端相连；延时电路的输出端与受控电流源的输入端相连，受控电流源的输出端与下降沿脉冲产生电路的第二输入端相连，以控制下降沿脉冲宽度。下降沿脉冲产生电路的输出端作为动态脉冲产生电路的第二输出端。其中，下降沿脉冲产生电路的输出端输出的是pg_r。
83.图6示出了图5中动态脉冲产生电路的工作波形图，与图2类似，同样可以将工作波形图分为左半边部分和右半边部分，左半边部分显示的是脉冲宽度较宽的输入信号，上升沿脉冲信号及其延时信号与下降沿脉冲信号没有交叠，电路可正常工作；右半边部分显示的是脉冲宽度较窄的输入信号，此时为了防止下降沿脉冲被dv/dt噪声淹没，将下降沿脉冲信号延迟一段时间，延迟的时间由公式2确定，假设共模滤波电路产生响应的阈值为vth，那么，可以得到能够使得共模滤波电路产生响应的dv/dt的表达式为：
[0084][0085]
其中，vb为高压侧电源，r
l
为高电平移位电路的负载电阻，c
ds
为 ldmos的漏源寄生电容。由公式1可知，当dv/dt值小于此值时，共模滤波电路不会响应，因此，可以得到延时电路的延时值：
[0086]
[0087]
其中，t
p
为ldmos至高侧输出端ho的延时时间。
[0088]
如图7所示，下面分别对上升沿脉冲产生电路、下降沿脉冲产生电路、延时电路和受控电流源的结构进行说明。
[0089]
上升沿脉冲产生电路包括第三反相器inv8、第四反相器inv9、第五反相器inv
10
、第六反相器inv
11
、第一电容c1和第五或非门nor3，第三反相器 inv8的输入端作为上升沿脉冲产生电路的输入端；第三反相器inv8的输出端分别与第四反相器inv9的输入端和第五或非门nor3的第二输入端相连，第四反相器inv9的输出端分别与第一电容c1的正极和第五反相器inv
10
的输入端相连，第一电容c1的负极接地，第五反相器inv
10
的输出端与第六反相器 inv
11
的输入端相连，第六反相器inv
11
的输出端与第五或非门nor3的第一输入端相连，第五或非门nor3的输出端作为上升沿脉冲产生电路的输出端。
[0090]
下降沿脉冲产生电路包括第七反相器inv
14
、第八反相器inv
15
、第九反相器inv
16
、第二电容c2和第六或非门nor4，第七反相器inv
14
的两个输入端分别作为下降沿脉冲产生电路的第一输入端和第二输入端，下降沿脉冲产生电路的第一输入端与第六或非门nor4的第二输入端相连；第七反相器inv
14
的输出端分别与第二电容c2的正极和第八反相器inv
15
的输入端相连，第二电容 c2的负极接地，第八反相器inv
15
的输出端与第九反相器inv
16
的输入端相连，第九反相器inv
16
的输出端与第六或非门nor4的第一输入端相连，第六或非门nor4的输出端作为下降沿脉冲产生电路的输出端。
[0091]
延时电路包括第十反相器inv
12
、第十一反相器inv
13
和第三电容c3，第十反相器inv
12
的输入端作为延时电路的输入端，第十反相器inv
12
的输出端分别与第三电容c3的正极和第十一反相器inv
13
的输入端相连，第三电容c3的负极接地，第十一反相器inv
13
的输出端作为延时电路的输出端。
[0092]
受控电流源包括电流源i1和pmos管m1，电流源i1连接于电源和pmos 管m1的源级之间，pmos管m1的栅极作为受控电流源的输入端，pmos管 m1的漏极作为受控电流源的输出端。
[0093]
如图8所示，在第一种形式的第二种实现方式中，当动态脉冲产生电路用于控制下降沿脉冲宽度时，动态脉冲产生电路包括上升沿脉冲产生电路、延时电路、下降沿脉冲产生电路、第一反相器inv
17
、第二反相器inv
18
、第一或非门nor5、第二或非门nor6、第三或非门nor7和第四或非门nor8。
[0094]
上升沿脉冲产生电路的输入端和下降沿脉冲产生电路的输入端相连后作为动态脉冲产生电路的输入端；上升沿脉冲产生电路的输出端作为动态脉冲产生电路的第一输出端，上升沿脉冲产生电路的输出端与延时电路的输入端相连。其中，上升沿脉冲产生电路的输入端和下降沿脉冲产生电路的输入端输入的是 in_h，上升沿脉冲产生电路的输出端输出的是pg_s。延时电路的输出端分别与第一或非门nor5和第二或非门nor6的第一输入端相连于第三连接点 in1。下降沿脉冲产生电路的输出端分别与第一反相器inv
17
的输入端和第四或非门nor8的第二输入端相连于第四连接点in2；第一反相器inv
17
的输出端与第一或非门nor5的第二输入端相连；第一或非门nor5的输出端与第二或非门nor6的第二输入端相连；第二或非门nor6的输出端与第三或非门nor7的第一输入端相连；第三或非门nor7的输出端与第四或非门nor8的第一输入端相连；第四或非门nor8的输出端分别与第二反相器inv
18
的输入端和第三或非门nor7的第二输入端相连；第二反相器inv
18
的输出端作为动态脉冲产生电路的第二输出端。其中，第二反相器inv
18
的输出端输出的是pg_r。
[0095]
其中，上升沿脉冲产生电路和延时电路可以参考图6中的实现方式。另外，图6中的下降沿脉冲产生电路具有两个输入端，而图8中的下降沿脉冲产生电路具有一个输入端，因此，可以在图6中所示的下降沿脉冲产生电路的基础上进行改动。改动后，第七反相器inv14的输入端作为下降沿脉冲产生电路的输入端，下降沿脉冲产生电路的输入端与第六或非门nor4的第二输入端相连，其余结构不变。
[0096]
本实施例中，当第三连接点in1为高电平，第四连接点in2为高电平时，动态脉冲产生电路的第二输出端的输出为高电平；当第三连接点in1为高电平，第四连接点in2为低电平时，动态脉冲产生电路的第二输出端的输出与上一状态相同；当第三连接点in1为低电平，第四连接点in2为高电平时，动态脉冲产生电路的第二输出端的输出为有效高电位；当第三连接点in1为低电平，第四连接点in2为低电平时，动态脉冲产生电路的第二输出端的输出为无效低电位。
[0097]
简单来说，在in1＝1，in2＝1的状态下，复位脉冲pg_r输出高电平；在 in1＝1，in2＝0的状态下，pg_r信号保持上一状态不变；在in1＝0，in2＝1的状态下，pg_r输出有效高电位；在in1＝0，in2＝0的状态下，pg_r输出无效低电位。这样，可以使得当上升沿脉冲延时信号的结束时间晚于下降沿脉冲的结束时间时，pg_r一直维持有效信号至上升沿脉冲延时信号的结束时间。
[0098]
图9为图8中的电路的工作示意波形图，左半边部分显示的是脉冲宽度较宽的输入信号，可以看出延时电路对于电路的工作没有任何影响，电路正常工作；右半边部分显示的是脉冲宽度较窄的输入信号，in1为上升沿脉冲信号 pg_s的延时信号，根据逻辑电路的时序规则，下降沿由in2为高电平时开始，一直保持至in1信号由高变低，有效地防止芯片误触发。其中，延时电路的延时值是根据公式t
p
(δvs×rl
×cds
)/(vb-vth)确定的，其中，vb为高压侧电源，r
l
为高压电平移位电路的负载电阻，c
ds
为ldmos的漏源寄生电容，vth为共模滤波电路的阈值，δvs为高压侧浮动地的电压的变化量，t
p
为 ldmos至高侧输出端的延时时间。
[0099]
如图10所示，在第二种形式中，当动态脉冲产生电路用于控制上升沿脉冲宽度时，动态脉冲产生电路包括上升沿脉冲产生电路、下降沿脉冲产生电路、延时电路和受控电流源。
[0100]
上升沿脉冲产生电路的第一输入端和下降沿脉冲产生电路的输入端相连后作为动态脉冲产生电路的输入端；下降沿脉冲产生电路的输出端作为动态脉冲产生电路的第二输出端。其中，上升沿脉冲产生电路的第一输入端和下降沿脉冲产生电路的输入端输入的是in_h，下降沿脉冲产生电路的输出端输出的是 pg_r。
[0101]
下降沿脉冲产生电路的输出端与延时电路的输入端相连；延时电路的输出端与受控电流源的输入端相连，受控电流源的输出端与上升沿脉冲产生电路的第二输入端相连；上升沿脉冲产生电路的输出端作为动态脉冲产生电路的第一输出端。其中，上升沿脉冲产生电路的输出端输出的是pg_s。
[0102]
其中，延时电路和受控电流源可以参考图6中的实现方式，下降沿脉冲产生电路可以参考图8中的实现方式。另外，图6中的上升沿脉冲产生电路具有一个输入端，而图10中的上升沿脉冲产生电路具有两个输入端，因此，可以在图6中所示的上升沿脉冲产生电路的基础上进行改动。改动后，第三反相器 inv8的两个输入端分别作为上升沿脉冲产生电路的第一输入端和第二输入端。
[0103]
其中，延时电路的延时值是根据公式t
p
(δvs×rl
×cds
)/(vb-vth)确定的，其中，vb为高压侧电源，r
l
为高压电平移位电路的负载电阻，c
ds
为 ldmos的漏源寄生电容，vth为共模滤波电路的阈值，δvs为高压侧浮动地的电压的变化量，t
p
为ldmos至高侧输出端的延时时间。
[0104]
如图11所示，在第三种形式中，当动态脉冲产生电路用于控制下降沿脉冲宽度和上升沿脉冲宽度时，动态脉冲产生电路包括上升沿脉冲产生电路、下降沿脉冲产生电路、第一延时电路、第二延时电路、第一受控电流源和第二受控电流源。
[0105]
上升沿脉冲产生电路的第一输入端和下降沿脉冲产生电路的第一输入端相连后作为动态脉冲产生电路的输入端；上升沿脉冲产生电路的输出端作为动态脉冲产生电路的第一输出端；上升沿脉冲产生电路的输出端与第一延时电路的输入端相连；下降沿脉冲产生电路的输出端作为动态脉冲产生电路的第二输出端，下降沿脉冲产生电路的输出端与第二延时电路的输入端相连。其中，上升沿脉冲产生电路的第一输入端和下降沿脉冲产生电路的第一输入端输入的是in_h，上升沿脉冲产生电路的输出端输出的是pg_s，下降沿脉冲产生电路的输出端输出的是pg_r。
[0106]
第一延时电路的输出端与第一受控电流源的输入端相连，第一受控电流源的输出端与下降沿脉冲产生电路的第二输入端相连；第二延时电路的输出端与第二受控电流源的输入端相连，第二受控电流源的输出端与上升沿脉冲产生电路的第二输入端相连。
[0107]
上升沿脉冲产生电路可以参考图10中上升沿脉冲产生电路的实现方式，下降沿脉冲产生电路可以参考图6中下降沿脉冲产生电路的实现方式，第一延时电路和第二延时电路可以参考图6中延时电路的实现方式，第一受控电流源和第二受控电流源可以参考图6中受控电流源的实现方式。
[0108]
其中，延时电路的延时值是根据公式t
p
(δvs×rl
×cds
)/(vb-vth)确定的，其中，vb为高压侧电源，r
l
为高压电平移位电路的负载电阻，c
ds
为 ldmos的漏源寄生电容，vth为共模滤波电路的阈值，δvs为高压侧浮动地的电压的变化量，t
p
为ldmos至高侧输出端的延时时间。
[0109]
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
[0110]
以上所述并不用以限制本技术实施例，凡在本技术实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术实施例的保护范围之内。