一种基于忆阻交叉阵列的长短时记忆自主转换电路的制作方法

1.本发明属于电路设计领域，更具体地，涉及一种基于忆阻交叉阵列的长短时记忆自主转换电路。


背景技术：

2.1966年，milner通过对大脑颞叶手术后健忘症的研究得出一个结论：长时记忆与短时记忆在生物大脑中是分开存储的。1968年，atkinson和shiffrin提出记忆的三阶段认知模型，认为只有被操作加工过的短时记忆才能被巩固到长时记忆。长短时记忆转换的目的是在外界长期刺激作用下，将短时记忆编码为长时记忆来进行存储，并保护原有记忆不受破坏。长短时记忆转换的难点是其记忆信息的读写。忆阻交叉阵列是一个解决记忆信息读写很好的方法。忆阻是一种具有记忆功能的非线性双端纳米器件，通过控制施加在器件两端的电流和电压来改变忆阻阻值，且能够在断电后保持阻值不变，将记忆信息读写问题转换为读写电压的控制。当忆阻两端电压超过其阈值时，忆阻阻值从初始状态开始变化，直到达到稳定状态，稳定状态即为记忆信息。神经网络通常使用的是电阻作为权重，一旦权重确定下来，这个网络的功能就无法再改变。作为新型的具有很多优良性能的纳米级器件的忆阻器，自1971年被预言存在、2008年被首次成功制备出物理实物以来，开始受到科研工作者的广泛关注，忆阻器的“阻变”性及类似“开关”的特性使得其能够取代传统的晶体管器件，并有望解决其技术瓶颈的难题。
3.在神经网络技术的发展过程中，硬件实现技术的研究远滞后于应用研究，以至于当前绝大部分应用不得不采用串行计算机进行软件模拟，几十年来，应用人工神经网络的人们尚未有机会真正体会到基于神经网络并行结构的种种优越性。研究如何利用忆阻实现长短时记忆转换，从而使神经网络的权重类似生物突触可以随着外界刺激进行改变，具有重要的意义。


技术实现要素：

4.针对相关技术的缺陷，本发明基于忆阻交叉阵列的并行计算特性，同时依据生物长短时记忆分区存储的事实，提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路，旨在解决现有技术未能采用硬件实现长短时记忆转换、不能充分发挥神经网络并行处理能力的问题。
5.为实现上述目的，本发明提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路，包括短时记忆网络、长时记忆网络、长期刺激判定电路和记忆转换电路；所述短时记忆网络包括第一忆阻交叉阵列，所述长时记忆网络包括第二忆阻交叉阵列；
6.所述长期刺激判定电路包括n个差分运算模块、n个绝对值模块、求和比较模块以及控制模块，其中n为大于等于3的整数；所述n个差分运算模块的输出端与所述n个绝对值模块的输入端对应连接，所述n个绝对值模块的输出端均连接到所述求和比较模块的输入端，所述求和比较模块的输出端与所述控制模块的输入端连接；所述控制模块的输出电压
决定第一忆阻交叉阵列和第二忆阻交叉阵列的行和列是否选通；
7.所述记忆转换电路包括依次连接的读电路模块、长短时记忆模块和写电路模块；所述读电路模块从所述第一忆阻交叉阵列读取短时记忆并转化为短时记忆电压，所述长短时记忆模块将短时记忆电压转化为长时记忆电压，所述写电路模块将长时记忆电压写入所述第二忆阻交叉阵列中。
8.进一步地，每个差分运算模块的第一输入端连接激励函数，其第二输入端连接比较输入电压，所述激励函数输出值与短时记忆网络的联想结果对应，所述比较输入电压与外界刺激对应；
9.n个差分运算模块计算n个激励函数输出值和n个比较输入电压的各点误差值；
10.n个绝对值模块将各点的误差值求绝对值；
11.求和比较模块将各点所得的误差绝对值求和，并将求和结果与第一参考电压v
ref
比较得到判定电压；
12.所述判定电压输入至控制模块，控制模块的输出电压发生变化。
13.进一步地，n＝3。
14.进一步地，所述第一差分运算模块包括第一运算放大器a1、第一电阻r1、第二电阻r2、第三电阻r3和第四电阻r4；
15.所述第一电阻r1的第一端连接第一激励函数g1，所述第一电阻r1的第二端、所述第二电阻r2的第一端与所述第一运算放大器a1的反向输入端相连，所述第三电阻r3的第一端连接第一比较输入电压v
in1
，所述第三电阻r3的第二端和所述第四电阻r4的第一端均与所述第一运算放大器a1的正向输入端相连，所述第四电阻r4的第二端接地，所述第二电阻r2的第二端与所述第一运算放大器a1的输出端相连；
16.所述第二差分运算模块包括第四运算放大器a4、第十二电阻r
12
、第十三电阻r
13
、第十四电阻r
14
和第十五电阻r
15
；
17.所述第十二电阻r
12
的第一端连接第二激励函数g2，所述第十二电阻r
12
的第二端、所述十三电阻r
13
的第一端与所述第四运算放大器a4的反向输入端相连，所述第十四电阻r
14
的第一端连接第二比较输入电压v
in2
，所述第十四电阻r
14
的第二端和所述第十五电阻r
15
的第一端均与所述第四运算放大器a4的正向输入端相连，所述第十五电阻r
15
的第二端接地，所述第十三电阻r
13
的第二端与所述第四运算放大器a4的输出端相连；
18.所述第三差分运算模块包括第七运算放大器a7、第二十三电阻r
23
、第二十四电阻r
24
、第二十五电阻r
25
和第二十六电阻r
26
；
19.所述第二十三电阻r
23
的第一端连接第三激励函数g3，所述二十三电阻r
23
的第二端、第二十四电阻r
24
的第一端与所述第七运算放大器a7的反向输入端相连，所述第二十五电阻r
25
的第一端连接第三比较输入电压v
in3
，所述第二十五电阻r
25
的第二端和所述第二十六电阻r
26
的第一端均与所述第七运算放大器a7的正向输入端相连，所述第二十六电阻r
26
的第二端接地，所述第二十四电阻r
24
的第二端与所述第七运算放大器a7的输出端相连。
20.进一步地，所述第一绝对值模块包括第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第十电阻r
10
、第十一电阻r
11
、第一二极管d1、第二二极管d2、第二运算放大器a2和第三运算放大器a3；
21.第九电阻r9的第一端和第五电阻r5的第一端与第一运算放大器a1的输出端相连，
第五电阻r5的第二端、第六电阻r6的第一端、第一二极管d1的第一端与第二运算放大器a2的反向输入端相连，第七电阻r7的第一端与第二运算放大器a2的正向输入端相连，第一二极管d1的第二端、第二二极管d2的第一端与第二运算放大器a2的输出端相连；
22.第八电阻r8的第二端、第九电阻r9的第二端、第十电阻r
10
的第一端与第三运算放大器a3的反向输入端相连，第十一电阻r
11
的第一端与第三运算放大器a3的正向输入端相连，第十电阻r
10
的第二端、第三十四电阻r34的第一端与第三运算放大器a3的输出端相连；
23.所述第二绝对值模块包括第十六电阻r
16
、第十七电阻r
17
、第十八电阻r
18
、第十九电阻r
19
、第二十电阻r
20
、第二十一电阻r
21
、第二十二电阻r
22
、第三二极管d3、第四二极管d4、第五运算放大器a5和第六运算放大器a6；
24.第二十电阻r
20
的第一端和第十六电阻r
16
的第一端与第四运算放大器a4的输出端连接，第十六电阻r
16
的第二端、第十七电阻r
17
的第一端、第三二极管d3的第一端与第五运算放大器a5的反向输入端相连，第十八电阻r18的第一端与第五运算放大器a5的正向输入端相连，第三二极管d3的第二端、第四二极管d4的第一端与第五运算放大器a5的输出端相连；
25.第十九电阻r
19
的第二端、第二十电阻r
20
的第二端、第二十一电阻r
21
的第一端与第六运算放大器a6的反向输入端相连，第二十二电阻r
22
的第一端与第六运算放大器a6的正向输入端相连，第二十一电阻r
21
的第二端、第三十五电阻r
35
的第一端与第六运算放大器a6的输出端相连；
26.所述第三绝对值模块包括第二十七电阻r
27
、第二十八电阻r
28
、第二十九电阻r
29
、第三十电阻r
30
、第三十一电阻r
31
、第三十二电阻r
32
、第三十三电阻r
33
、第五二极管d5、第六二极管d6、第八运算放大器a8和第九运算放大器a9；
27.第三十一电阻r
31
的第一端和第二十七电阻r
27
的第一端均与第七运算放大器a7的输出端连接，第二十七电阻r
27
的第二端、第二十八电阻r
28
的第一端、第五二极管d5的第一端与第八运算放大器a8的反向输入端相连，第二十九电阻r
29
的第一端与第八运算放大器a8的正向输入端相连，第五二极管d5的第二端、第六二极管d6的第一端与第八运算放大器a8的输出端相连；
28.第三十电阻r
30
的第二端、第三十一电阻r
31
的第二端、第三十二电阻r
32
的第一端与第九运算放大器a9的反向输入端相连，第三十三电阻r
33
的第一端与第九运算放大器a9的正向输入端相连，第三十二电阻r
32
的第二端、第三十六电阻r
36
的第一端与第九运算放大器a9的输出端相连；
29.第七电阻r7的第二端、第十一电阻r
11
的第二端、第十八电阻r
18
的第二端、第二十二电阻r
22
的第二端、第二十九电阻r
29
的第二端、第三十三电阻r
33
的第二端均接地。
30.进一步地，所述求和比较模块包括第三十四电阻r
34
、第三十五电阻r
35
、第三十六电阻r
36
、第三十七电阻r
37
、第三十八电阻r
38
、第三十九电阻r
39
、第十运算放大器和第十一运算放大器；
31.第三十四电阻r
34
的第一端与第三运算放大器a3的输出端连接，第三十五电阻r
35
的第一端与第六运算放大器a6的输出端连接，第三十六电阻r
36
的第一端与第九运算放大器a9的输出端连接，第三十四电阻r
34
的第二端、第三十五电阻r
35
的第二端、第三十六电阻r
36
的第二端、第三十七电阻r
37
的第一端与第十运算放大器a
10
的反向输入端相连，第十运算放大器a
10
的正向输入端接地，第三十七电阻r
37
的第二端、第三十八电阻r
38
的第一端与第十运算
放大器a
10
的输出端相连；
32.第三十八电阻r
38
的第二端与第十一运算放大器a
11
的反向输入端相连，第三十九电阻r
39
的第一端接第一参考电压v
ref
，第三十九电阻r
39
的第二端与第十一运算放大器a
11
的正向输入端相连。
33.进一步地，所述控制模块包括第四十电阻r
40
、第四十一电阻r
41
、第四十二电阻r
42
、第四十三电阻r
43
、第四十四电阻r
44
、第四十五电阻r
45
、第十二运算放大器a
12
、第十三运算放大器a
13
和第二十忆阻器ms2；
34.第四十电阻r
40
的第一端与第十一运算放大器a
11
的输出端相连；第四十电阻r
40
的第二端、第四十一电阻r
41
的第二端、第四十二电阻r
42
的第一端与第十二运算放大器a
12
的反向输入端相连，第四十一电阻r
41
的第一端接第一使能电压v
en
，第十二运算放大器a
12
的正向输入端接地，第四十二电阻r
42
的第二端、第四十三电阻r
43
的第一端与第十二运算放大器a
12
的输出端相连；
35.第四十三电阻r
43
的第二端、第四十四电阻r
44
的第一端与第十三运算放大器a
13
的反向输入端相连，第十三运算放大器a
13
的正向输入端接地，第四十四电阻r
44
的第二端、第二十忆阻器ms2的第一端与第十三运算放大器a
13
的输出端相连；
36.第二十忆阻器ms2的第二端和第四十五电阻r
45
的第一端相连，作为控制模块的输出。
37.本发明基于忆阻交叉阵列的并行计算特性，同时依据生物长短时记忆分区存储的事实，提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路。利用忆阻交叉阵列的并行处理能力极大地提高了网络的计算速度，而具有记忆功能的忆阻则为长短时记忆转换提供了良好的实现方案；忆阻交叉阵列阻值可编程的特点丰富了网络的应用场景，使得长短时记忆转换成为可能的同时，还可以利用其扩展成不同的神经网络结构，从而打破传统网络功能的单一性；同时依靠长期刺激判定电路实现对外界刺激是否属于长期刺激的判定，并通过记忆转换电路解决短时记忆向长时记忆的转换问题。通过本发明所构思的以上技术方案，与现有技术相比，能够取得以下有益效果：
38.(1)本发明相较于传统冯.诺依曼串行计算机，不再需要借助于mos管，并且本发明的交叉阵列使用的是忆阻不是电阻，使整体电路结构更加简单、功耗更低、体积更小。
39.(2)本发明能够充分地发挥神经网络的并行处理能力，且能够实现对外界刺激是否属于长期刺激的自主判定。同时，利用忆阻阻值的可变性，提高了整个电路的灵活性，在判定外界刺激属于长期刺激后，可以通过忆阻交叉阵列的阻值读写实现短时记忆向长时记忆的转换。
40.本发明能够应用于超大规模的集成电路，可以与现在的人工智能芯片相结合实现神经形态计算芯片的功能。
附图说明
41.图1是本发明实施例提供的基于忆阻交叉阵列的长短时记忆自主转换电路原理图。
42.图2为长短时记忆自主转换实验所使用的三种基本模式的示意图。
43.图3为长期刺激判定电路的实验结果，其中，(a)为短时记忆网络的联想记忆结果；
(b)为求和比较模块中得到的误差电压总和；(c)为求和比较模块输出的判定电压。
44.图4为长短时记忆转换的实验结果示意图。
具体实施方式
45.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
46.本发明利用忆阻器具有记忆功能的特点，结合忆阻交叉阵列具有网络权重可编程的能力，采用硬件电路实现长短时记忆自主转换的方案，发明了基于忆阻交叉阵列的长短时记忆自主转换电路。下面结合一个优选实施例，对上述实施例中涉及的内容进行说明。
47.如图1所示，本发明提供了一种基于忆阻交叉阵列的长短时记忆自主转换电路，包括：第一忆阻器m1、第二忆阻器m2、第三忆阻器m3、第四忆阻器m4、第五忆阻器m5、第六忆阻器m6、第七忆阻器m7、第八忆阻器m8、第九忆阻器m9、第十忆阻器n1、第十一忆阻器n2、第十二忆阻器n3、第十三忆阻器n4、第十四忆阻器n5、第十五忆阻器n6、第十六忆阻器n7、第十七忆阻器n8、第十八忆阻器n9、第十九忆阻器ms1、第二十忆阻器ms2、第一运算放大器a1、第二运算放大器a2、第三运算放大器a3、第四运算放大器a4、第五运算放大器a5、第六运算放大器a6、第七运算放大器a7、第八运算放大器a8、第九运算放大器a9、第十运算放大器a
10
、第十一运算放大器a
11
、第十二运算放大器a
12
、第十三运算放大器a
13
、第十四运算放大器a
14
、第十五运算放大器a
15
、第十六运算放大器a
16
、第一二极管d1、第二二极管d2、第三二极管d3、第四二极管d4、第五二极管d5、第六二极管d6、第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第五电阻r5、第六电阻r6、第七电阻r7、第八电阻r8、第九电阻r9、第十电阻r
10
、第十一电阻r
11
、第十二电阻r
12
、第十三电阻r
13
、第十四电阻r
14
、第十五电阻r
15
、第十六电阻r
16
、第十七电阻r
17
、第十八电阻r
18
、第十九电阻r
19
、第二十电阻r
20
、第二十一电阻r
21
、第二十二电阻r
22
、第二十三电阻r
23
、第二十四电阻r
24
、第二十五电阻r
25
、第二十六电阻r
26
、第二十七电阻r
27
、第二十八电阻r
28
、第二十九电阻r
29
、第三十电阻r
30
、第三十一电阻r
31
、第三十二电阻r
32
、第三十三电阻r
33
、第三十四电阻r
34
、第三十五电阻r
35
、第三十六电阻r
36
、第三十七电阻r
37
、第三十八电阻r
38
、第三十九电阻r
39
、第四十电阻r
40
、第四十一电阻r
41
、第四十二电阻r
42
、第四十三电阻r
43
、第四十四电阻r
44
、第四十五电阻r
45
、第四十六电阻r
46
、第四十七电阻r
47
、第四十八电阻r
48
、第四十九电阻r
49
、第一激活函数g1、第二激活函数g2、第三激活函数g3、第一比较输入电压v
in1
、第二比较输入电压v
in2
、第三比较输入电压v
in3
、第一参考电压v
ref
、第一使能电压v
en
；
48.优选地，第一激活函数g1、第二激活函数g2、第三激活函数g3为s型激活函数。
49.第一忆阻器m1的第一端、第四忆阻器m4的第一端和第七忆阻器m7的第一端与第一列选通单元、第二列选通单元相连、第二忆阻器m2的第一端、第五忆阻器m5的第一端和第八忆阻器m8的第一端与第一列选通单元、第二列选通单元相连、第三忆阻器m3的第一端、第六忆阻器m6的第一端和第九忆阻器m9的第一端与第一列选通单元、第二列选通单元相连、第十忆阻器n1的第一端、第十三忆阻器n4的第一端和第十六忆阻器n7的第一端与第三列选通单元、第四列选通单元相连、第十一忆阻器n2的第一端、第十四忆阻器n5的第一端和第十七忆
阻器n8的第一端与第三列选通单元、第四列选通单元相连、第十二忆阻器n3的第一端、第十五忆阻器n6的第一端和第十八忆阻器n9的第一端与第三列选通单元、第四列选通单元相连；
50.第一忆阻器m1的第二端、第四忆阻器m4的第二端和第七忆阻器m7的第二端与第一行选通单元、第二行选通单元相连、第二忆阻器m2的第二端、第五忆阻器m5的第二端和第八忆阻器m8的第二端与第一行选通单元、第二行选通单元相连、第三忆阻器m3的第二端、第六忆阻器m6的第二端和第九忆阻器m9的第二端与第一行选通单元、第二行选通单元相连、第十忆阻器n1的第二端、第十三忆阻器n4的第二端和第十六忆阻器n7的第二端与第三行选通单元、第四行选通单元相连、第十一忆阻器n2的第二端、第十四忆阻器n5的第二端和第十七忆阻器n8的第二端与第三行选通单元、第四行选通单元相连、第十二忆阻器n3的第二端、第十五忆阻器n6的第二端和第十八忆阻器n9的第二端与第三行选通单元、第四行选通单元相连；
51.第一电阻r1的第一端与第一激活函数g1输出端相连，第十二电阻r
12
的第一端与第二激活函数g2输出端相连，第二十三电阻r
23
的第一端与第三激活函数g3输出端相连；
52.第一电阻r1的第二端、第二电阻r2的第一端与第一运算放大器a1的反向输入端相连，第三电阻r3的第二端、第四电阻r4的第一端与第一运算放大器a1的正向输入端相连，第二电阻r2的第二端、第五电阻r5的第一端、第九电阻r9的第一端与第一运算放大器a1的输出端相连；
53.第十二电阻r
12
的第二端、第十三电阻r
13
的第一端与第四运算放大器a4的反向输入端相连，第十四电阻r
14
的第二端、第十五电阻r
15
的第一端与第四运算放大器a4的正向输入端相连，第十三电阻r
13
的第二端、第十六电阻r
16
的第一端、第二十电阻r
20
的第一端与第四运算放大器a4的输出端相连；
54.第二十三电阻r
23
的第二端、第二十四电阻r
24
的第一端与第七运算放大器a7的反向输入端相连，第二十五电阻r
25
的第二端、第二十六电阻r
26
的第一端与第七运算放大器a7的正向输入端相连，第二十四电阻r
24
的第二端、第二十七电阻r
27
的第一端、第三十一电阻r
31
的第一端与第七运算放大器a7的输出端相连；
55.第三电阻r3的第一端接第一比较输入电压v
in1
，第十四电阻r
14
的第一端接第二比较输入电压v
in2
，第二十五电阻r
25
的第一端接第三比较输入电压v
in3
；
56.第五电阻r5的第二端、第六电阻r6的第一端、第一二极管d1的第一端与第二运算放大器a2的反向输入端相连，第七电阻r7的第一端与第二运算放大器a2的正向输入端相连，第一二极管d1的第二端、第二二极管d2的第一端与第二运算放大器a2的输出端相连；
57.第十六电阻r
16
的第二端、第十七电阻r
17
的第一端、第三二极管d3的第一端与第五运算放大器a5的反向输入端相连，第十八电阻r
18
的第一端与第五运算放大器a5的正向输入端相连，第三二极管d3的第二端、第四二极管d4的第一端与第五运算放大器a5的输出端相连；
58.第二十七电阻r
27
的第二端、第二十八电阻r
28
的第一端、第五二极管d5的第一端与第八运算放大器a8的反向输入端相连，第二十九电阻r
29
的第一端与第八运算放大器a8的正向输入端相连，第五二极管d5的第二端、第六二极管d6的第一端与第八运算放大器a8的输出端相连；
59.第六电阻r6的第二端、第二二极管d2的第二端与第八电阻r8的第一端相连，第十七电阻r
17
的第二端、第四二极管d4的第二端与第十九电阻r
19
的第一端相连，第二十八电阻r
28
的第二端、第六二极管d6的第二端与第三十电阻r
30
的第一端相连；
60.第八电阻r8的第二端、第九电阻r9的第二端、第十电阻r
10
的第一端与第三运算放大器a3的反向输入端相连，第十一电阻r
11
的第一端与第三运算放大器a3的正向输入端相连，第十电阻r
10
的第二端、第三十四电阻r
34
的第一端与第三运算放大器a3的输出端相连；
61.第十九电阻r
19
的第二端、第二十电阻r
20
的第二端、第二十一电阻r
21
的第一端与第六运算放大器a6的反向输入端相连，第二十二电阻r
22
的第一端与第六运算放大器a6的正向输入端相连，第二十一电阻r
21
的第二端、第三十五电阻r
35
的第一端与第六运算放大器a6的输出端相连；
62.第三十电阻r
30
的第二端、第三十一电阻r
31
的第二端、第三十二电阻r
32
的第一端与第九运算放大器a9的反向输入端相连，第三十三电阻r
33
的第一端与第九运算放大器a9的正向输入端相连，第三十二电阻r
32
的第二端、第三十六电阻r
36
的第一端与第九运算放大器a9的输出端相连；
63.第四电阻r4的第二端、第七电阻r7的第二端、第十一电阻r
11
的第二端、第十五电阻r
15
的第二端、第十八电阻r
18
的第二端、第二十二电阻r
22
的第二端、第二十六电阻r
26
的第二端、第二十九电阻r
29
的第二端、第三十三电阻r
33
的第二端均接地；
64.第三十四电阻r
34
的第二端、第三十五电阻r
35
的第二端、第三十六电阻r
36
的第二端、第三十七电阻r
37
的第一端与第十运算放大器a
10
的反向输入端相连，第十运算放大器a
10
的正向输入端接地，三十七电阻r
37
的第二端、第三十八电阻r
38
的第一端与第十运算放大器a
10
的输出端相连；
65.第三十八电阻r
38
的第二端与第十一运算放大器a
11
的反向输入端相连，第三十九电阻r
39
的第一端接第一参考电压v
ref
，第三十九电阻r
39
的第二端与第十一运算放大器a
11
的正向输入端相连，第四十电阻r
40
的第一端与第十一运算放大器a
11
的输出端相连；
66.第四十电阻r
40
的第二端、第四十一电阻r
41
的第二端、第四十二电阻r
42
的第一端与第十二运算放大器a
12
的反向输入端相连，第四十一电阻r
41
的第一端接第一使能电压v
en
，第十二运算放大器a
12
的正向输入端接地，第四十二电阻r
42
的第二端、第四十三电阻r
43
的第一端与第十二运算放大器a
12
的输出端相连；
67.第四十三电阻r
43
的第二端、第四十四电阻r
44
的第一端与第十三运算放大器a
13
的反向输入端相连，第十三运算放大器a
13
的正向输入端接地，第四十四电阻r
44
的第二端、第二十忆阻器ms2的第一端与第十三运算放大器a
13
的输出端相连；
68.第二十忆阻器ms2的第二端、第四十五电阻r
45
的第一端与第一电压控制单元、第二电压控制单元相连，第四十五电阻r
45
的第二端接地；
69.第四十六电阻r
46
的第一端与第十四运算放大器a
14
的反向输入端以及第一行选通单元相连，第十四运算放大器a
14
的正向输入端接地，第四十六电阻r
46
的第二端、第十九忆阻器ms1的第二端与第十四运算放大器a
14
的输出端相连；第十九忆阻器ms1的第一端、第四十七电阻r
47
的第一端与第十五运算放大器a
15
的反向输入端相连，第十五运算放大器a
15
的正向输入端接地，第四十七电阻r
47
的第二端、第十五运算放大器a
15
的输出端与第十六运算放大器a
16
的正向输入端相连，第四十八电阻r
48
的第二端、第四十九电阻r
49
的第一端与第十六运算放大器a
16
的反向输入端相连，第四十八电阻r
48
的第一端接地，第四十九电阻r
49
的第二端与第三列选通单元相连，第十六运算放大器a
16
的输出端与第三行选通单元相连；
70.第一激活函数g1的输入端与第二行选通单元相连，第一激活函数g1的输出端与第一电阻r1的第一端相连，第二激活函数g2的输入端与第二行选通单元相连，第二激活函数g2的输出端与第十二电阻r
12
的第一端相连，第三激活函数g3的输入端与第二行选通单元相连，第三激活函数g3的输出端与第二十三电阻r
23
的第一端相连。
71.下面介绍本发明的基本原理。本发明根据生物长短时记忆转换机制，当同一刺激的时间足够长，即重复次数足够多时，神经网络就会发生长短时记忆的自主转换，还提供了一种长期刺激判定电路，包括：n个差分运算模块、n个绝对值模块、1个求和比较模块以及1个控制模块；其中n为大于等于3的整数；n的大小可以根据实际的任务需要自行选定。通过n个差分运算模块计算短时记忆网络联想结果对应的n个激励函数输出值与外界刺激对应的n个比较输入电压的各点误差值，然后由n个绝对值模块将各点的误差值求绝对值，再由求和比较模块将各点所得的误差绝对值求和，并将求和结果与第一参考电压v
ref
比较得到判定电压，最后由控制模块根据得到的判定电压与第一使能电压v
en
的大小来决定第二十忆阻器ms2的阻值是否发生改变，从而控制模块输出电压的变化，决定忆阻交叉阵列的行和列是否选通。根据判定电压的大小可以判定外界刺激是否属于长期刺激，判定电压初始值为负，只要其值变为正，说明此时外界刺激与短时记忆网络联想结果误差很小，外界刺激的输入已经在短时记忆网络中存储，若外界刺激还持续输入网络中，即可认定外界刺激为长期刺激。
72.本发明基于忆阻可编程的特点，还提供了一种记忆转换电路，包括：1个读电路模块、1个长短时记忆模块和1个写电路模块，由读电路模块负责从第一忆阻交叉阵列中读取短时记忆并转化为电压信息，由长短时记忆模块负责将短时记忆电压转化为长时记忆电压，当有短时记忆电压输入到长短时记忆模块时，第十九忆阻器ms1将由高阻态变为低阻态，长短时记忆模块的输出电压逐渐由小变大直至稳定，稳定后的电压即为长时记忆电压。之后再由写电路模块负责将长时记忆电压信息写入第二忆阻交叉阵列对应忆阻中。这样整个过程完成了第一忆阻交叉阵列中短时记忆所对应的阻值信息写入到第二忆阻交叉阵列中长时记忆所相对应的忆阻中，以此实现长短时记忆转换的功能。
73.本发明还提供了一种基于所述长期刺激判定电路和记忆转换电路的交叉阵列电路设计，在大规模交叉阵列中，可以通过外接的行选通单元和列选通单元来选择任意的需要参与操作的忆阻器单元，然后通过对这些单元外加电压的控制来完成相应的读操作和写操作。
74.基于忆阻交叉阵列的长短时记忆自主转换电路的整个操作过程分为两步：
75.第一步为长期刺激判定过程：通过在所述第一电阻r1的第一端施加所述第一激活函数g1的输出电压，通过在所述第十二电阻r
12
的第一端施加所述第二激活函数g2的输出电压，通过在所述第二十三电阻r
23
的第一端施加所述第三激活函数g3的输出电压，通过在所述第三电阻r3的第一端施加第一比较输入电压v
in1
，通过在所述第十四电阻r
14
的第一端施加第二比较输入电压v
in2
，通过在所述第二十五电阻r
25
的第一端施加第三比较输入电压v
in3
，通过在所述第三十九电阻r
39
的第一端施加第一参考电压v
ref
，通过在所述第四十一电阻r
41
的第一端施加第一使能电压v
en
，所述第十九忆阻器ms1和所述第二十忆阻器ms2的初始状态均置为高阻态，从而完成对外界刺激是否属于长期刺激的判定。
76.第二步为长短时记忆转换过程：所述第二十忆阻器ms2第二端的电压施加在第一
电压控制单元和第二电压控制单元，读电压施加在第一列选通单元，第一行选通单元的输出电压施加在所述第十四运算放大器a
14
的反向输入端，所述第十六运算放大器a
16
输出端的电压施加在第三行选通单元，第三列选通单元的输出电压施加在所述第四十九电阻r
49
的第二端。
77.图2为长短时记忆自主转换实验所使用的3种基本模式，即字母“z”“v”和“n”，并给定了字母图像各点像素值所对应的神经元位置，本实验采用发明中9*9的交叉阵列。
78.图3为长期刺激判定电路的实验结果，(a)为短时记忆网络的联想记忆结果，即各激活函数的输出，短时记忆网络最终输出的电压值所对应的字母为“n”；(b)为求和比较模块中得到的误差电压总和，其值由大变小，说明外界刺激对应的输入图像与短时记忆网络的联想记忆结果的相似度越来越高，当误差电压总和小于第一参考电压vref时(虚线对应时刻)，即表明外界刺激对应的输入图像已经存储在短时记忆网络中；(c)为求和比较模块输出的判定电压，其值由负变为正，即表明外界刺激被判定为长期刺激。
79.图4为长短时记忆转换的实验结果，当给定短时记忆网络的某一忆阻阻值为0.375kω时，长时记忆网络对应忆阻的阻值在外界输入长期刺激下由大变小，最终稳定在0.375kω附近，表明电路实现了长短时记忆的转换。
80.以下的表1为忆阻阵列中4种权重值的长短时记忆自主转换结果，在该实验中，短时记忆网络共具有4种权重值，对应短时记忆网络4个忆阻阻值，通过所设计的电路实现长短时记忆转换得到长时记忆网络的4个忆阻阻值并给定了两者对应的误差。
81.短时记忆网络忆阻阻值(目标值)/ω长时记忆网络忆阻阻值(写入值)/ω误差/％375375.0330.00880525525.0220.00419675674.9110.01319825824.9650.00424
82.本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。