击穿电压温度系数可调的SGT-MOSFET器件及制备方法与流程

击穿电压温度系数可调的sgt-mosfet器件及制备方法
技术领域
1.本发明属于本发明涉及场效应晶体管器件结构，属于功率半导体技术领域。


背景技术：

2.随着电力控制能力的提高，交通、医疗、消费类电子、电力传输等领域都得到了巨大的发展，人们对电子产品的依赖飞速提高。功率mosfet在电力技术中扮演着极其重要的作用，科学技术能发展如此迅速得益于功率mosfet器件的发展。相比于传统的trench-mosfet器件，sgt-mosfet器件沟槽更深，通过特殊的屏蔽栅结构，大大减小了栅极与漏极之间的电容的交叠面积，降低了栅漏电容，使器件具有较低的栅电荷，从而可以提高工作功率mosfet的开关速度，降低了开关损耗，符合当今时代建设资源节约型、环境友好型社会的理念。
3.击穿电压的温度系数是器件较为重要的运行参数之一。器件的穿通击穿电压随温度增大而逐渐增大，导致器件存在着与温度相关的不稳定性问题，这会严重影响器件的可靠性。本发明提出的结构可以在sgt-mosfet结构的基础上有效避免器件的击穿电压随着温度升高而增大，增强了sgt-mosfet器件在应用中的可靠性。


技术实现要素：

4.本发明的目的是提供一种击穿电压温度系数可调的sgt-mosfet器件。以p沟道sgt-mosfet为例，引入p 重掺杂区8、n 重掺杂区9pn结，利用pn结耗尽区宽度随着温度升高而变小，p 重掺杂区8的电阻减小，其压降减小，以补偿sgt-mosfet穿通击穿电压随温度升高而增大的特性。
5.为实现上述发明目的，本发明技术方案如下：
6.一种击穿电压温度系数可调的sgt-mosfet器件，包括p 衬底2、位于p 衬底背面的金属化漏极1、位于p 衬底上面的p-漂移区3、位于氧化层6上方的金属化源极11，还包括被氧化层6包裹的控制栅电极4和屏蔽栅电极5，控制栅电极4位于屏蔽栅电极5上方，氧化层6的两侧均有一个n-掺杂区7和p 重掺杂区8，p 重掺杂区8位于n-掺杂区7的上方；在垂直深度上控制栅电极4的底部低于n-掺杂区7的底部，控制栅电极4的顶部高于n-掺杂区7的顶部；p 重掺杂区8内部上方且远离氧化层6的一侧是n 重掺杂区9，且n 重掺杂区9的顶部与p 重掺杂区8的顶部平齐；金属化源极11覆盖氧化层6的上表面且与部分p 重掺杂区8接触，金属化源极11和控制栅电极4相隔离，金属化电极10位于n 重掺杂区9的顶部；
7.当器件正向导通时，控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5接零电位；当器件反向阻断时，控制栅电极4和金属化源极11、屏蔽栅电极5短接，且接零电位，金属化漏极1接负电位，金属化电极10接正电位。
8.作为优选方式，氧化层6为二氧化硅，或者二氧化硅和氮化硅的复合材料。
9.作为优选方式，控制栅电极4、屏蔽栅电极5材料为多晶硅。
10.作为优选方式，整个器件材料是体硅、或碳化硅、或砷化镓或锗硅。
11.作为优选方式，p 重掺杂区8的掺杂浓度大于1e17/cm3，n 重掺杂区9的掺杂浓度大于1e19/cm3。
12.作为优选方式，所有n型区和所有p型区完全对调，对换后形成导电类型相反的器件。
13.本发明还提供一种击穿电压温度系数可调的sgt-mosfet器件的制备方法，包括如下步骤：
14.(1)单晶硅准备及外延生长；采用重掺杂单晶硅衬底，即p 衬底2，晶向为《100》；采用气相外延vpe方法生长p-漂移区3；
15.(2)刻槽；淀积硬掩膜作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区，刻蚀工艺为反应离子刻蚀或等离子刻蚀；
16.(3)在沟槽内热生长氧化层；去掉硬掩膜，在槽内热生长二氧化硅层，形成氧化层6；
17.(4)多晶硅的淀积与刻蚀；淀积多晶硅，形成屏蔽栅电极5；利用光刻板刻掉多晶硅的顶部和二氧化硅；
18.(5)淀积氧化层；对槽栅区淀积栅氧化层，形成屏蔽栅电极5顶部的氧化层6；
19.(6)在沟槽内热生长氧化层；在槽内热生长二氧化硅层，形成氧化层6；
20.(7)多晶硅的淀积与刻蚀；淀积多晶硅，形成控制栅电极4；利用光刻板刻掉多晶硅的顶部和二氧化硅；
21.(8)在沟槽内热生长氧化层；在槽内热生长二氧化硅层，形成氧化层6；
22.(9)离子注入；磷注入，形成n-掺杂区7，其中n-掺杂区7的底部的垂直深度不低于控制栅电极4的底部垂直深度；
23.(10)离子注入；硼注入，形成p 重掺杂区8，然后进行砷注入，形成n 重掺杂区9；
24.(11)淀积氧化层；对槽栅区淀积氧化层，并刻蚀掉多余的氧化层；
25.(12)金属化；正面金属化，金属刻蚀，背面金属化，钝化。
26.下面从两个方面说明本发明的工作原理：
27.(1)器件的正向导通
28.本发明所提供的击穿电压温度系数可调的sgt-mosfet器件，其正向导通时的电极连接方式为：控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5短接，接零电位。当控制栅电极4施加的负偏压达到阈值电压时，在n-掺杂区7中靠近氧化层6的一侧形成反型层沟道，在金属化漏极1的反向偏压下，空穴作为载流子从p 重掺杂区8经过n-掺杂区7中的反型层沟道，注入p-漂移区3，并到达金属化漏极1形成正向电流，器件导通。
29.(2)器件的反向阻断
30.本发明所提供的击穿电压温度系数可调的sgt-mosfet器件，其反向阻断时的电极连接方式为：控制栅电极4与金属化源极11、屏蔽栅电极5短接，并接零电位，金属化漏极1接负电位，金属化电极10接正电位。由于控制栅电极4零偏压时n-掺杂区7中没有反型层沟道，多子空穴的导电通路被夹断。增大反向电压时，n-掺杂区7完全耗尽，即穿通。由于n 重掺杂区9和p 重掺杂区8的引入，n 重掺杂区9与沟槽之间形成了一个jfet区，随着温度的升高，n 重掺杂区9与p 重掺杂区8之间的pn结耗尽区宽度减小，jfet区电阻减小，压降减小。较传
统sgt-mosfet器件，相当于在其一侧串联了负温度系数的温变电阻，即上述的jfet区电阻，这可补偿穿通击穿电压的正温度系数。其中，器件在反向阻断时，金属化电极10上施加的正压值，可改变p 重掺杂区8、n 重掺杂区9之间的pn结耗尽区的宽度，以实现对温变电阻阻值的调节，进而实现器件击穿电压温度系数的可调性。
31.本发明的有益效果为：本发明所提供的一种击穿电压温度系数可调的sgt-mosfet器件，有效解决了sgt-mosfet穿通击穿电压随温度升高而增大所带来的可靠性问题。显然，本发明中所有的n型区和p型区可完全对换，对换后形成导电类型相反的器件。
附图说明
32.图1是本发明提供的一种击穿电压温度系数可调的sgt-mosfet器件剖面结构示意图。
33.图2-1至图2-12是本发明提供的一种击穿电压温度系数可调的sgt-mosfet器件的一种制造工艺流程的示意图。
34.图3-1是在300k、350k、400k的温度下，传统sgt-mosfet器件的穿通击穿电压随温度变化的曲线图。
35.图3-2是在300k、350k、400k的温度下，本发明的器件的击穿电压随温度变化的曲线图。
36.1为金属化漏极，2为p 衬底，3为p-漂移区，4为控制栅电极，5为屏蔽栅电极，6为氧化层，7为n-掺杂区，8为p 重掺杂区，9为n 重掺杂区，10为金属化电极，11为金属化源极。
具体实施方式
37.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
38.一种击穿电压温度系数可调的sgt-mosfet器件，包括p 衬底2、位于p 衬底背面的金属化漏极1、位于p 衬底上面的p-漂移区3、位于氧化层6上方的金属化源极11，还包括被氧化层6包裹的控制栅电极4和屏蔽栅电极5，控制栅电极4位于屏蔽栅电极5上方，氧化层6的两侧均有一个n-掺杂区7和p 重掺杂区8，p 重掺杂区8位于n-掺杂区7的上方；在垂直深度上控制栅电极4的底部低于n-掺杂区7的底部，控制栅电极4的顶部高于n-掺杂区7的顶部；p 重掺杂区8内部上方且远离氧化层6的一侧是n 重掺杂区9，且n 重掺杂区9的顶部与p 重掺杂区8的顶部平齐；金属化源极11覆盖氧化层6的上表面且与部分p 重掺杂区8接触，金属化源极11和控制栅电极4相隔离，金属化电极10位于n 重掺杂区9的顶部；
39.当器件正向导通时，控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5接零电位；当器件反向阻断时，控制栅电极4和金属化源极11、屏蔽栅电极5短接，且接零电位，金属化漏极1接负电位，金属化电极10接正电位。
40.优选的，氧化层6为二氧化硅，或者二氧化硅和氮化硅的复合材料。
41.优选的，控制栅电极4、屏蔽栅电极5材料为多晶硅。
42.优选的，整个器件材料是体硅、或碳化硅、或砷化镓或锗硅。
43.优选的，p 重掺杂区8的掺杂浓度大于1e17/cm3，n 重掺杂区9的掺杂浓度大于1e19/cm3。
44.优选的，所有n型区和所有p型区完全对调，对换后形成导电类型相反的器件。
45.本实施例还提供一种击穿电压温度系数可调的sgt-mosfet器件的制备方法，包括如下步骤：
46.(1)单晶硅准备及外延生长；如图2-1，采用重掺杂单晶硅衬底，即p 衬底2，晶向为《100》；采用气相外延vpe方法生长p-漂移区3；
47.(2)刻槽；如图2-2，淀积硬掩膜(如氮化硅)作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区，刻蚀工艺为反应离子刻蚀或等离子刻蚀；
48.(3)在沟槽内热生长氧化层；如图2-3，去掉硬掩膜，在槽内热生长二氧化硅层，形成氧化层6；
49.(4)多晶硅的淀积与刻蚀；如图2-4，淀积多晶硅，形成屏蔽栅电极5；利用光刻板刻掉多晶硅的顶部和二氧化硅；
50.(5)淀积氧化层；如图2-5，对槽栅区淀积一定厚度的栅氧化层，形成屏蔽栅电极5顶部的氧化层6；
51.(6)在沟槽内热生长氧化层；如图2-6，在槽内热生长二氧化硅层，形成氧化层6；
52.(7)多晶硅的淀积与刻蚀；如图2-7，淀积多晶硅，形成控制栅电极4；利用光刻板刻掉多晶硅的顶部和二氧化硅；
53.(8)在沟槽内热生长氧化层；如图2-8，在槽内热生长二氧化硅层，形成氧化层6；
54.(9)离子注入；如图2-9，磷注入，形成n-掺杂区7，其中n-掺杂区7的底部的垂直深度不低于控制栅电极4的底部垂直深度；
55.(10)离子注入；如图2-10，硼注入，形成p 重掺杂区8，然后进行砷注入，形成n 重掺杂区9；
56.(11)淀积氧化层；如图2-11，对槽栅区淀积氧化层，并刻蚀掉多余的氧化层；
57.(12)金属化；如图2-12，正面金属化，金属刻蚀，背面金属化，钝化。
58.制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
59.在-60v左右的耐压下，传统sgt-mosfet器件的雪崩击穿的温度系数大概是60mv/k，穿通击穿的温度系数在35mv/k左右，分别选取300k、350k、400k的温度，穿通结构击穿电压随温度变化的曲线如图3-1所示。本设计基于sgt-mosfet器件优化，以3.4μm的元胞宽度、2.7μm的沟槽深度、0.77μm的沟槽宽度、0.05μm栅氧厚度，通过参数拉偏，最终确定以下参数以满足本发明要求：p-漂移区3的电阻率为3，n-掺杂区7掺杂剂量、注入能量、推结时间为2.9e12/cm2和150kev、60分钟，p 重掺杂区8的掺杂剂量、注入能量、推结时间为3.4e13/cm2和60kev、15分钟，n 重掺杂区9的两次掺杂剂量、注入能量分别为4.2e14/cm2和25kev，5e13和20kev。在金属化电极10接6v正压情况下，本发明的击穿电压随温度变化的曲线如图3-2所示，其温度系数为3.2mv/k，可见本发明能够有效降低击穿电压的温度系数。
60.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。