垂直型逻辑器件及其制备方法与流程

1.本发明涉及半导体制造技术领域，具体涉及一种垂直型逻辑器件及其制备方法。


背景技术：

2.器件的发展受到基本物理定律的限制，传统结构器件的关键尺寸微缩越来越困难，从本世纪开始，finfet(鳍式场效应晶体管)/gaa(环栅晶体管)/cfet(互补栅晶体管)/vfet(垂直场效应晶体管)等结构的器件被陆续发明出来。
3.其中vfet将器件的整体结构往垂直方向发展，器件中电流的方向从水平方向转变为垂直方向，这种器件可以在一定程度上降低单个器件的占用面积，从而提高器件整体密度。但垂直器件的金属连接线的设计是一个突出的难点。现有的垂直型器件都是在器件的垂直方向上制作金属连接线(即金属连接线自器件的垂直方向上引出)，各器件均需要独立的三根金属连接线。随着器件集成度的日益提升，金属连接线的数量急剧增加，金属线之间的间隔越来越小，极容易造成接触短路，给制造工艺带来极大的挑战。


技术实现要素：

4.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种垂直型逻辑器件及其制备方法，用于解决现有技术中的垂直型器件都是在器件的垂直方向上制作金属连接线(即金属连接线自器件的垂直方向上引出)，各器件均需要独立的三根金属连接线，在器件集成度日益提升的过程中，金属线数量急剧增加，容易接触短路，且金属线之间的间距日益缩小，给制造工艺带来极大的困难等问题。
5.为实现上述目的及其他相关目的，本发明提供一种垂直型逻辑器件的制备方法，包括步骤：
6.提供半导体基底，于所述半导体基底上依次形成第一电极材料层、沟道材料层及第二电极材料层；
7.对所述第一电极材料层、沟道材料层和第二电极材料层进行刻蚀以在所述半导体基底上自下而上对应依次形成第一电极、沟道层和第二电极，第一电极为源极且第二电极为漏极，或第一电极为漏极且第二电极为源极；
8.形成第一绝缘层，所述第一绝缘层位于所述第一电极、沟道层和第二电极的表面，且延伸到所述半导体基底的上方；
9.于所述第一绝缘层中形成第一凹槽，所述第一凹槽向下贯穿所述第一绝缘层；
10.于所述第一凹槽中形成第一导电硅化物层；
11.于所述第一导电硅化物层上形成第一金属连线层，所述第一金属连线层与所述第一导电硅化物层电接触；
12.形成第二绝缘层，所述第二绝缘层位于所述第一金属连线层的表面；
13.于所述沟道层的周向上依次形成栅介质层和功函数金属层，所述功函数金属层、栅介质层和位于所述沟道层周向上的所述第一绝缘层构成栅极结构；
14.形成覆盖所述栅极结构的第三绝缘层；
15.于所述第二电极的周向上依次形成第二导电硅化物层和第二金属连线层，所述第二导电硅化物层和第二金属连接线与所述栅极结构具有间距，第二导电硅化物层与第二电极接触；
16.形成覆盖所述第二导电硅化物和第二金属连线层的第四绝缘层；
17.所述第一金属连线层、第二金属连线层和功函数金属层自水平方向向外延伸至与外部导线电连接。
18.可选地，所述第一电极材料层和第二电极材料层的材质包括n型掺杂的多晶硅层。
19.可选地，所述沟道材料层的材质包括p型掺杂的多晶硅层
20.可选地，形成第一电极材料层、第二电极材料层和沟道材料层的方法包括外延法或气相沉积法。
21.可选地，所述第一导电硅化物层和第二导电硅化物层的材质包括金属硅化物，所述金属硅化物的金属包括钴、钛和镍中的任意一种或多种。
22.可选地，所述功函数金属层的材质包括钽、氮化钽、钛、氮化钛和钨中的一种或多种的结合。
23.可选地，所述第一金属连线层和第二金属连线层的材质包括钨。
24.可选地，形成所述栅介质层和功函数金属层的步骤包括：
25.于形成所述第二绝缘层后得到的结构表面形成栅介质材料层，位于所述沟道层周向上的栅介质材料层构成所述栅介质层；
26.形成功函数金属材料层，所述功函数金属材料层位于所述沟道层的周向上，且位于所述栅介质层的外侧；
27.对所述功函数金属材料层进行减薄以形成所述功函数金属层，所述功函数金属层的横向尺寸小于所述第二绝缘层的横向尺寸。
28.可选地，形成所述第二导电硅化物层之前，还包括去除所述第二电极的顶部和部分周向的所述第一绝缘层和栅介质材料层以先显露出所述第二电极的部分表面的步骤，所述第一绝缘层、栅介质材料层和第三绝缘层位于所述第二电极的部分周向上，形成的所述第二导电硅化物层和第二金属连线层的高度小于所述第二电极的高度，且位于所述第二电极侧面的所述第二导电硅化物层和第二金属连线层的横向尺寸小于所述第三绝缘层的横向尺寸，第二导电硅化物层自所述第二电极的侧面延伸至覆盖第二电极的顶表面。
29.可选地，对所述第一电极材料层进行刻蚀以形成所述第一电极的过程中，第一电极外围仍保留部分第一电极材料层以覆盖于半导体基底的表面；所述第一金属硅化物层位于保留的第一电极材料层表面。
30.本发明还提供一种垂直型逻辑器件，包括：
31.半导体基底；
32.第一电极、沟道层及第二电极，依次堆叠于所述半导体基底上，所述第一电极为源极且第二电极为漏极，或所述第一电极为漏极且第二电极为源极；
33.第一导电硅化物层及第一金属连线层，所述第一导电硅化物层位于所述半导体基底上，且与所述第一电极电接触，所述第一金属连线层位于所述第一导电硅化物层的表面，且向所述第一电极的外侧延伸；
34.栅极结构，位于所述沟道层的周向上，所述栅极结构由内至外依次包括栅绝缘层、栅介质层及功函数金属层；
35.第二导电硅化物层及第二金属连线层，依次位于所述第二电极的周向上，且与所述第二电极电接触；
36.绝缘层，覆盖所述第一金属连线层、功函数金属层、第二导电硅化物层及第二金属连线层；
37.所述第一金属连线层、第二金属连线层和功函数金属层自水平方向向外延伸至与外部导线电连接。
38.可选地，所述第一导电硅化物层和第一金属连线层的高度小于所述第一电极的高度，且与所述功函数金属层具有间距。
39.可选地，所述第二导电硅化物层和第二金属连线层的高度小于所述第二电极的高度，且与所述功函数金属层具有间距。
40.可选地，第二导电硅化物层自所述第二电极的侧面延伸至覆盖第二电极的顶表面。
41.可选地，所述第一金属连线层沿远离所述第一电极的方向延伸到所述垂直型逻辑器件的表面，所述第二金属连线层的横向尺寸小于所述第一金属连线层的横向尺寸。
42.可选地，所述半导体基底包括硅基底、锗基底、锗硅基底和soi基底中的任意一种或多种的结合。
43.可选地，所述第一电极和第二电极包括n型掺杂的多晶硅层，所述沟道层包括p型掺杂的多晶硅层。
44.可选地，所述第一金属连线层、第二金属连线层和功函数金属层在水平方向的延伸段在同一水平面上的投影两两相交构成的夹角大于0度且小于等于90度。
45.如上所述，本发明的垂直型逻辑器件及其制备方法，具有以下有益效果：本发明提供的垂直型逻辑器件创造性地采用水平金属连接线设计，金属连接线分别直接与多个器件的源极、栅极、漏极连接，通过一条金属连接线控制多个器件的源极、栅极、漏极的一种，且金属连接线在垂直方向上分为上中下三层互不相连，在水平方向也相互平行互不相连，可以有效避免金属连接线之间的接触短路，有助于提高器件性能，且有助于提高器件的制备良率。
附图说明
46.图1-19显示为本发明提供的垂直型逻辑器件的制备方法于各步骤中所呈现出的截面结构示意图。
47.图20显示为图19沿aa’线方向的剖面结构示意图。
48.图21显示为图19沿bb’线方向的剖面结构示意图。
49.图22显示为图19沿cc’线方向的剖面结构示意图。
50.图23和24显示为本发明提供的垂直型逻辑器件的功能原理示意图。
51.元件标号说明
52.11
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半导体基底
53.11a
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底硅层
54.11b
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中间绝缘层
55.11c
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顶硅层
56.12
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第一电极
57.12a
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第一电极材料层
58.13
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沟道层
59.13a
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沟道材料层
60.14
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第二电极
61.14a
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第二电极材料层
62.15
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第一绝缘层
63.151
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第一凹槽
64.16
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第一导电硅化物层
65.17
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第一金属连线层
66.18
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第二绝缘层
67.19
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栅介质层
68.19a
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栅介质材料层
69.20
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功函数金属层
70.20a
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功函数金属材料层
71.21
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第三绝缘层
72.22
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第二导电硅化物层
73.23
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第二金属连线层
74.24
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第四绝缘层
具体实施方式
75.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
76.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
77.在本技术的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
78.需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘
制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。为使图示尽量简洁，各附图中并未对所有的结构全部标示。
79.具体地，如图1至19所示，本发明提供一种垂直型逻辑器件的制备方法，包括步骤：
80.提供半导体基底11，于所述半导体基底11上依次形成第一电极材料层12a、沟道材料层13a及第二电极材料层14a，该过程可参考图1-4所示；所述半导体基底11可以为硅基底、锗基底、锗硅基底和soi基底中的任意一种或多种的结合，本实施例中将主要以soi基底为例，所述soi基底的结构如图1所示，自下而上依次包括底硅层11a、中间绝缘层11b和顶硅层11c；所述半导体基底11可先进行清洗干燥；所述第一电极材料层12a和第二电极材料层14a包括但不限于n型掺杂的多晶硅层，形成方法包括但不限于气相沉积法和外延法中的一种或两种，所述沟道材料层13a包括但不限于p型掺杂的多晶硅层，形成方法包括但不限于气相沉积法和外延法中的一种或两种的结合；在一具体示例中，所述第一电极材料层12a、沟道材料层13a及第二电极材料层14a优选通过相同的工艺，比如均通过外延工艺形成，因而这几个材料层可在同一设备上连续制备而成，且在后续刻蚀工艺中可通过同一刻蚀工艺进行刻蚀，有助于降低制备成本；
81.采用包括但不限于干法刻蚀工艺对所述第一电极材料层12a、沟道材料层13a和第二电极材料层14a进行刻蚀以在所述半导体基底11上自下而上对应依次形成第一电极12(由第一电极材料层12a刻蚀而成)、沟道层13(由沟道材料层13a刻蚀而成)和第二电极14(由第二电极材料层14a刻蚀而成)，第一电极12为源极且第二电极14为漏极，或第一电极12为漏极且第二电极14为源极；在一示例中，对最底部的第一电极材料层12a进行刻蚀时可刻蚀到底以显露出第一电极12外围的半导体基底11表面，但在较优的示例中，保留部分位于第一电极12周向上的第一电极材料层12a，即半导体基底11表面仍被部分第一电极材料层12a覆盖；该步骤后得到的结构如图5所示；
82.形成第一绝缘层15，所述第一绝缘层15位于所述第一电极12、沟道层13和第二电极14的表面，且延伸到所述半导体基底11的上方；作为示例，所述第一绝缘层15优选为氧化硅层，采用包括但不限于采用热氧化工艺或原子层沉积工艺形成所述第一绝缘层15，形成的第一绝缘层15包括第一电极12、沟道层13和第二电极14的侧面、第二电极14的上表面且位于保留的部分第一电极材料层12a的上表面(若第一电极12外围没有保留部分第一电极材料层12a，则第一绝缘层15将直接形成于半导体基底11表面)，得到的结构如图6所示；
83.采用包括但不限于干法刻蚀工艺于所述第一绝缘层15中形成第一凹槽151，所述第一凹槽151向下贯穿所述第一绝缘层15；第一凹槽151的底面可以和保留的第一电极材料层12a的上表面接触，也可以位于保留的第一电极材料层12a内，甚至第一凹槽151可以一直向下延伸到半导体基底11的表面；但在较优的示例中，所述第一凹槽151位于保留的所述第一电极材料层12a的表面；该步骤后得到的结构如图7所示；
84.于所述第一凹槽151中形成第一导电硅化物层16；所述第一导电硅化物层的材质优选金属硅化物，比如包括但不限于物理气相沉积工艺沉积钴、钛和镍中的任意一种或多种的金属，再经高温退火以形成所述第一导电硅化物层16，得到的结构如图8所示；由于保留了部分第一电极材料层12a，因此第一导电硅化物层是沉积的金属与第一电极材料层12a结合而成，可以根据需要灵活控制第一电极材料层12a的掺杂浓度，有助于提高所述第一导电硅化物层16的性能；
85.采用包括但不限于物理气相沉积工艺于所述第一导电硅化物层16上沉积金属材料以形成第一金属连线层17，所述第一金属连线层17与所述第一导电硅化物层16电接触；所述第一金属连线层17将第一导电硅化物层完全覆盖，且与第一绝缘层15接触，并沿远离第一电极12的方向向外延伸，且通常至少有一部分延伸至器件表面，该步骤后得到的结构如图9所示；
86.采用包括但不限于气相沉积工艺沉积氧化硅以形成第二绝缘层18，所述第二绝缘层18位于所述第一金属连线层17的表面；所述第二绝缘层18的上表面可以和所述第一电极12的上表面相平齐；该步骤后得到的结构如图10所示；
87.于所述沟道层13的周向上依次形成栅介质材料层19a(该部位即为栅介质层19)和功函数金属层20，所述功函数金属层20、栅介质材料层19a和位于所述沟道层13周向上的所述第一绝缘层15构成栅极结构；具体地，该步骤的过程可以如下：先采用包括但不限于原子层沉积工艺沉积介质材料，以于形成所述第二绝缘层18后得到的结构表面形成栅介质材料层19a，所述栅介质材料层19a包括但不限于氧化铪和氧化锆等高k介质材料层，而位于所述沟道层13周向上的栅介质材料层构成所述栅介质材料层19a，得到的结构如图11所示；如图11所示，该步骤中形成的栅介质材料层也延伸到第二绝缘层18的表面、第二电极14的顶面及侧面；
88.采用包括但不限于物理气相沉积工艺沉积功函数金属以形成功函数金属材料层20a，所述功函数金属材料层20a位于所述沟道层13的周向上，且位于所述栅介质材料层19a的外侧，得到的结构如图12所示；所述功函数金属层20的材质包括但不限于钽、氮化钽、钛、氮化钛和钨中的一种或多种的结合；
89.对所述功函数金属材料层20a进行减薄，比如进行干法刻蚀以形成所述功函数金属层20，以使所述功函数金属层20的横向尺寸小于所述第二绝缘层18的横向尺寸(即以图18所示的横向)，即在功函数金属层20的周向外侧刻蚀出一定的空间，得到的结构如图13所示；进行减薄不仅可以更好地通过功函数金属层20的调节器件性能，同时有助于为后续器件提供制备空间；
90.之后采用包括但不限于气相沉积工艺沉积氧化硅层以形成覆盖所述栅极结构的第三绝缘层21，所述第三绝缘层21不仅覆盖所述栅极结构，而且覆盖所述第二绝缘层18上的栅介质材料层，该步骤后得到的结构如图14所示；
91.于所述第二电极14的周向上依次形成第二导电硅化物层22和第二金属连线层23，所述第二导电硅化物层22和第二金属连接线与所述栅极结构具有间距以避免电接触，第二导电硅化物层22与第二电极14接触以实现电连接；若前述步骤形成的第一绝缘层15和栅介质材料层延伸到了第二电极14的周向上，则该步骤之前，还需要将第二电极14周向(且可以同时去除位于第二电极14顶部的第一氧化层和栅介质材料层)上的第一绝缘层15和栅介质材料层先去除，比如采用干法刻蚀去除以至少显露出第二电极14的顶部和部分周向表面，得到的结构如图15所示；之后可采用包括但不限于沉积工艺沉积金属以形成所述第二导电硅化物层22，第二导电硅化物层22的材质可与第一导电硅化物16相同，比如同样包括但不限于镍、钛和钴的硅化物，第二导电硅化物层22的横向尺寸优选不大于功函数金属层20的横向尺寸，且第二导电硅化物层22自所述第二电极的侧面延伸至覆盖第二电极的顶表面，形成第二导电硅化物层22后得到的结构如图16所示；之后再采用包括但不限于物理气相沉
积工艺于第二导电硅化物层22的周向，同时也是在第三绝缘层21的上表面沉积包括但不限于钨金属，得到如图17所示的结构，之后对该金属进行刻蚀减薄以得到所述第二金属连线层23，得到的结构如图18所示；所述第二金属连线层23的高度优选不高于所述第二导电硅化物层22的高度，且第二导电硅化物层22和第二金属连线层23的高度均优选小于第二电极14的高度，以避免和栅极结构的功函数金属层20接触，从图18中可以看到，第二导电硅化物层22和第二金属连线层23在纵向上被第三绝缘层21和所述功函数金属层20间隔开；而功函数金属层20的高度优选与沟道层13的高度相同，以更好地对沟道层13进行控制；
92.最后采用包括但不限于气相沉积工艺沉积氧化层以形成覆盖所述第二导电硅化物层22和第二金属连线层23的第四绝缘层24，且第四绝缘层24可覆盖于显露出的第三绝缘层21上以及第二电极14的上方，得到的结构如图19所示，其中，所述第一金属连线层17、第二金属连线层23和功函数金属层20均自水平方向向外延伸至与外部导线电连接，即，本实施例中的源极、漏极、栅极对应的金属连线都是水平方向设置的。
93.如前所述，本实施例中，在形成所述第二导电硅化物层22之前，还包括去除所述第二电极14的部分周向上的所述第一绝缘层15和栅介质材料层以先显露出所述第二电极14的顶部和部分侧表面的步骤，而所述第一绝缘层15、栅介质材料层和第三绝缘层21位于所述第二电极14的部分周向上，故而形成的所述第二导电硅化物层22的和第二金属连线层23的高度小于所述第二电极14的高度，且位于第二电极侧面的所述第二导电硅化物层22的和第二金属连线层23的横向尺寸小于所述第三绝缘层21的横向尺寸。
94.图19自aa’线方向、bb’线方向、cc’线方向的剖面结构示意图分别如图20、21和22所示，其对应的功能原理示意图如图23和24所示(该功能原理示意图为最终制备的垂直线逻辑器件自不同角度的俯视示意图)。从图23和24可以看到，金属连接线(金属连接线采用导电硅化物)分别直接与多个器件的源极、栅极、漏极连接，通过一条金属连接线控制多个器件的源极、栅极、漏极的一种，且结合图19可以看到，金属连接线在垂直方向上分为上中下三层互不相连，在水平方向也相互平行(所在的水平面相互平行，而非在同一水平面上平行)互不相连，因而采用本发明的设计，可以有效避免金属连接线之间的接触短路，有助于提高器件性能，且制备过程简单，有助于降低器件制备成本和提高器件的制备良率。
95.作为示例，进一步地，所述第一金属连线层17、第二金属连线层23和功函数金属层20在水平方向的延伸段在同一水平面上的投影两两相交构成的夹角大于0度且小于等于90度，即所述第一金属连线层17、第二金属连线层23和功函数金属层20在水平方向的延伸段在同一水平面的投影不相互平行且不重叠，如图23、24所示，同一垂直型逻辑器件的“接漏极”、“接源极”、“接栅极”3条金属线投影在水平面上呈一定角度，可以避免不同金属线的相互接触，同时减少电磁干扰。在较佳的示例中，该夹角为大于0度且小于等于60度。
96.如图19至22所示，本发明还提供一种垂直型逻辑器件，所述垂直型逻辑器件可以基于前述任一制备方法制备而成，故前述内容可以全文引用至此。所述垂直型逻辑器件包括：
97.半导体基底11，所述半导体基底11包括但不限于硅基底、锗基底、锗硅基底和soi基底中的任意一种；
98.第一电极12、沟道层13及第二电极14，依次堆叠于所述半导体基底11上，所述第一电极12为源极且第二电极14为漏极，或所述第一电极12为漏极且第二电极14为源极，第一
电极12和第二电极14的材质包括但不限于n型掺杂的多晶硅，沟道层13包括但不限于p型掺杂的多晶硅；
99.第一导电硅化物层16及第一金属连线层17，所述第一导电硅化物层16位于所述半导体基底11上，且与所述第一电极12电接触，所述第一金属连线层17位于所述第一导电硅化物16的表面，且向所述第一电极12的外侧延伸；
100.栅极结构，位于所述沟道层13的周向上，所述栅极结构由内至外依次包括栅绝缘层、栅介质材料层19a及功函数金属层20；所述栅绝缘层包括但不限于栅氧化层，所述栅介质材料层19a的材质包括但不限于氧化铪和氧化锆等高k介质材料，所述功函数金属层20的材质包括钛、钽、氮化钛、氮化钽和钨中的任意一种或多种的结合；
101.第二导电硅化物层22及第二金属连线层23，依次位于所述第二电极14的周向上，且与所述第二电极14电接触，其中，所述第一金属连线层17、第二金属连线层23和功函数金属层20均自水平方向向外延伸至与外部导线电连接；
102.绝缘层，覆盖所述第一金属连线层17、功函数金属层20、第二导电硅化物层22及第二金属连线层23，参考前述内容可以看到，该绝缘层实质由前述的第一绝缘层15、第二绝缘层18和第三绝缘层21和第四绝缘层24构成，故这几个绝缘层优选为相同的材料，且优选均为氧化硅层，有助于减小层间应力以提高器件性能。
103.作为示例，所述第一导电硅化物16和第一金属连线层17的高度小于所述第一电极12的高度，且与所述功函数金属层20具有间距，以在使功函数金属层20的高度和沟道层13的高度基本一致的情况下能和功函数金属层20在纵向上具有间距(被前述的第二绝缘层18隔离)，避免发生接触。
104.作为示例，所述第二导电硅化物层22和第二金属连线层23的高度小于所述第二电极14的高度，且与所述功函数金属层20具有间距(在纵向上被第三绝缘层21隔离)，或者说，包围栅极结构的第三绝缘层21向上延伸到第二电极14的部分周向上，而第二导电硅化物层22和第二金属线层位于第三绝缘层21上。
105.在一示例中，第二导电硅化物层22自所述第二电极14的侧面延伸至覆盖第二电极14的顶表面(第二金属连线层仅位于第二电极的周向上)。
106.作为示例，所述第一金属连线层17沿远离所述第一电极12的方向延伸到所述垂直型逻辑器件的表面(或者说自器件表面显露出，因而便于器件的电性引出)，所述第二金属连线层23的横向尺寸小于所述第一金属连线层17的横向尺寸，即第二金属连线层23被第三绝缘层21和第四绝缘层24共同包覆而未显露出来。
107.作为示例，进一步地，所述第一金属连线层17、第二金属连线层23和功函数金属层20在水平方向的延伸段在同一水平面上的投影两两相交构成的夹角大于0度且小于等于90度，即所述第一金属连线层17、第二金属连线层23和功函数金属层20在水平方向的延伸段在同一水平面的投影不相互平行且不重叠，如图23、24所示，同一垂直型逻辑器件的“接漏极”、“接源极”、“接栅极”3条金属线投影在水平面上呈一定角度，可以避免不同金属线的相互接触，同时减少电磁干扰。在较佳的示例中，该夹角为大于0度且小于等于60度。对所述垂直型逻辑器件的更多介绍还请参考前述内容，出于简洁的目的不赘述。
108.综上所述，本发明提供一种垂直型逻辑器件及其制备方法。所述垂直型逻辑器件包括半导体基底；第一电极、沟道层及第二电极，依次堆叠于所述半导体基底上，所述第一
电极为源极且第二电极为漏极，或所述第一电极为漏极且第二电极为源极；第一导电硅化物层及第一金属连线层，所述第一导电硅化物层位于所述半导体基底上，且与所述第一电极电接触，所述第一金属连线层位于所述第一导电硅化物层的表面，且向所述第一电极的外侧延伸；栅极结构，位于所述沟道层的周向上，所述栅极结构由内至外依次包括栅绝缘层、栅介质层及功函数金属层；第二导电硅化物层及第二金属连线层，依次位于所述第二电极的周向上，且与所述第二电极电接触；绝缘层，覆盖所述第一金属连线层、功函数金属层、第二导电硅化物层及第二金属连线层，其中，所述第一金属连线层、第二金属连线层和功函数金属层自水平方向向外延伸至与外部导线电连接。本发明提供的垂直型逻辑器件创造性地采用水平金属连接线设计，金属连接线分别直接与多个器件的源极、栅极、漏极连接，通过一条金属连接线控制多个器件的源极、栅极、漏极的一种，且金属连接线在垂直方向上分为上中下三层互不相连，在水平方向也相互平行互不相连，可以有效避免金属连接线之间的接触短路，有助于提高器件性能，且有助于提高器件的制备良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
109.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。