III-V族半导体二极管的制作方法

iii-v族半导体二极管
1.本案为申请日为2013年11月14日、申请号为201711123866.1、发明名称为“iii-v族半导体二极管”的专利申请的分案申请。
技术领域
2.本发明涉及一种iii-v族半导体二极管。


背景技术：

3.由german ashkinazi的《gaas power devices》(isbn 965-7094-19-4，第8、9页)已知一种耐高压的半导体二极管p
-n-n

。


技术实现要素：

4.在所述背景下，本发明的任务在于，说明一种对现有技术进行改进的设备。
5.所述任务通过一种具有本发明技术方案特征的iii-v族半导体二极管来解决。本发明的有利构型是后续说明的主题。
6.根据本发明的主题，提出一种堆叠状的iii-v族半导体二极管，其具有掺杂剂浓度为5*10
18
至5*10
20
n/cm3且层厚度为50μm至500μm的p

衬底，其中，该p

衬底包括gaas化合物或由gaas化合物构成。
7.iii-v族半导体二极管还具有掺杂剂浓度(dotierstoffkonzentration)为10
14
至10
16
n/cm3且层厚度为10至300μm的n-层，以及掺杂剂浓度至少为5*10
19
n/cm3且层厚度小于30μm的n

层，其中，n-层和n

层分别包括gaas化合物或分别由gaas化合物构成，并且彼此材料锁合地(stoffschl
ü
ssig)连接。
8.在p

衬底与n-层之间布置有层厚度为1至50μm且掺杂剂浓度为10
12
至10
17
n/cm3的经掺杂的中间层，其中，该中间层与p

衬底以及n-层材料锁合地连接。
9.可以理解，与材料锁合地连接的层相比，该中间层具有至少一种不同的掺杂剂浓度。
10.一个优点在于，借助根据本发明的iii-v族半导体二极管，可以以简单的方式在200v至3300v的范围内以比由si或sic构成的常规高截止的(hochsperrend)二极管更小的导通电阻以及单位面积上更小的电容产生截止电压(sperrspannung)。由此，可以实现30khz至0.5ghz的开关频率以及0.5a/mm2至5a/mm2的电流密度。
11.另一优点在于，与由sic构成的类似的高截止的二极管相比，可以更成本有利地制造iii-v族半导体二极管。
12.尤其可以将根据本发明的iii-v族半导体二极管作为续流二极管使用。
13.应该注意的是，根据本发明的iii-v族半导体二极管在1m欧姆至200m欧姆的范围内具有小的导通电阻。单位面积的电容处于2pf与100pf之间。
14.根据本发明的iii-v族半导体二极管的另一优点在于高达300℃的耐热性。换句话说，iii-v族半导体二极管也可以在高温环境中使用。
15.在第一实施方式中，中间层构造成p型掺杂，并且根据替代的扩展方案包括锌和/或硅作为掺杂剂。中间层的掺杂剂浓度小于p

衬底的掺杂剂浓度。优选地，中间层的掺杂剂浓度以2倍至100000(即五个数量级)倍之间的因子范围小于p

衬底的掺杂剂浓度。
16.在另一种实施方式中，中间层构造成n型掺杂，并且优选包括硅作为掺杂剂。中间层的掺杂剂浓度小于n-区域的掺杂剂浓度。优选地，中间层的掺杂剂浓度以直至100倍的因子范围小于n-区域的掺杂剂浓度。
17.在另一种实施方式中，p

衬底包括锌作为掺杂剂。在另一种实施方式中，n-层和/或n

层优选包括硅和/或铬和/或钯和/或锡。
18.在另一种实施方式中，由p

衬底、中间层、n-层以及n

层构成的堆叠状的层结构单片地(monolithisch)构造。
19.在另一种实施方式中，由p

衬底、中间层、n-层以及n

层构成的堆叠状的层结构的总高度至多为150至500μm。
20.优选地，层结构的表面构造成四边形的、尤其矩形的或正方形的，并且棱边长度在1mm至20mm的范围内。在一种扩展方案中，四边形结构分别具有倒圆角的棱边和/或角，以便尤其在电压高于500v的情况下避免场强峰值。
21.在另一种实施方式中，表面实施成圆的(rund)。由此，特别有效地降低场强的过高优选地，表面实施成圆环形或椭圆形。
22.在另一实施方式中，由p-层、中间层、n-层和n

层构成的堆叠状的层结构具有构造在n-层与中间层之间的半导体接合(halbleiterbond)。应说明，表述“半导体接合”与表示“晶圆接合”同义地使用。由p

衬底和中间层构成的层结构形成第一部分堆叠并且由n

层和n-层构成的层结构形成第二部分堆叠。第一部分堆叠和第二部分堆叠分别单片地构造。
23.在一种扩展方案中，构造第一部分堆叠，其中，由p

衬底出发，借助外延法(epitaxie)制造中间层。优选地，构造为p-层的中间层具有小于10
13
n/cm3的掺杂或10
13
n/cm3至10
15
n/cm3之间的掺杂。在一种实施方式中，将p-层在接合之前或之后通过磨削过程削薄到200μm至500μm之间的厚度。
24.在一种实施方式中，构造第二堆叠，其中，由n-衬底出发，其中，将n-层通过晶圆接合工艺与第二堆叠(stapel)连接。在另一过程步骤中，将n-衬底削薄到期望的厚度。优选地，n-衬底的厚度处于50μm至250μm之间。优选地，n-衬底的掺杂处于10
13
n/cm3至10
15
n/cm3之间。晶圆接合的优点是可以容易地制造n-衬底的厚度。由此，在外延时省略长的切除过程。可以借助接合减小堆叠错误的数量。
25.在一种替代的实施方式中，n-衬底具有大于10
10
n/cm3且小于10
13
n/cm3的掺杂。其中，所述掺杂极小，n-衬底也可以理解为固有的(intrinsisch)层。
26.在一种扩展方案中，在削薄n-衬底之后借助外延或高掺杂注入在n-衬底上产生10
18
n/cm3至5*10
19
n/cm3之间的范围中的n

层。n-衬底的削薄优选借助cmp步骤、也就是说借助化学机械研磨实现。
27.在另一扩展方案中，在二极管结构的前侧涂覆(auftragen)保护层。随后，可以削薄二极管结构的后侧并且可以放置(ablegen)于载体上。在另一扩展方案中，随后分离前侧。
28.在一种实施方式中，使n

衬底的表面和p

衬底的表面金属化，以便电地连接肖特基
二极管。优选地，将半导体二极管的阴极在金属化之后与构造为热沉的底座(unterlage)材料锁合地连接。换言之，阳极在二极管的表面处在p

衬底上构造。
29.研究已经显示，借助p-中间层与n-层的组合可以获得不同的截止电压(sperrspannung)。
30.在第一变型方案中，p-中间层具有10μm至25μm之间的厚度并且n-层具有40μm至90μm之间的厚度。得出大约900v的截止电压。
31.在第二变型方案中，p-中间层具有25μm至25μm之间的厚度并且n-层具有40μm至70μm之间的厚度。得出大约1200v的截止电压。
32.在第三变型方案中，p-中间层具有35μm至50μm之间的厚度并且n-层具有70μm至150μm之间的厚度得出大约1500v的截止电压。
33.第一至第三变型方案中的二极管在空间电荷区域(raumladungszone)的形成方面也可以称为潘趣酒二极管(punsch-diode)。
34.在第四变型方案中，p-中间层具有10μm至25μm之间的厚度并且n-层具有60μm至110μm之间的厚度。
35.在第五变型方案中，p-中间层具有10μm至25μm之间的厚度并且n-层具有70μm至140μm之间的厚度。
36.在第六变型方案中，p-中间层具有35μm至50μm之间的厚度并且n-层具有80μm至200μm之间的厚度。
37.第四至第六变型方案中的二极管在空间电荷区域(raumladungszone)的形成方面也可以称为“不透穿”二极管(“non-reach-through
”‑
diode)。
附图说明
38.接下来，参照附图进一步阐述本发明。在此，以相同的标记标注同类构件。示出的实施方式是高度示意性的，即距离、横向延伸以及纵向延伸都不是按比例的并且只要未说明则也不具有可相互推导的的几何关系。其中示出：
39.图1示出根据本发明的iii-v族半导体二极管的第一实施方式的视图；
40.图2示出根据本发明的层序列的第一实施方式的视图；
41.图3示出根据本发明的层序列的第二实施方式的视图；
42.图4示出图1中的iii-v族半导体二极管的俯视图。
具体实施方式
43.图1示出根据本发明的堆叠状的iii-v族半导体二极管10的第一实施方式的视图，该iii-v族半导体二极管具有p

衬底12、与p

衬底12材料锁合地连接的中间层14、与中间层14材料锁合地连接的n-层16、与n-层16材料锁合地连接的n

层18以及第一接通部20和第二接通部22。第一接通部20材料锁合地与p

衬底12的下侧连接，而第二接触部22材料锁合地与n

层18的上侧连接。
44.p

衬底12包括gaas化合物、是p型掺杂、具有10
19
cm3的掺杂剂浓度。p

衬底12的层厚度ds处于50μm至500μm之间。
45.中间层14具有1至50μm的层厚度d3以及掺杂剂浓度为10
12
至10
17
cm3的掺杂。
46.n-层16是掺杂剂浓度为10
12
至10
16
n/cm3的弱n型掺杂，并且具有10至300μm的层厚度d1。
47.n

层18是掺杂剂浓度至少为10
19
n/cm3的强n型掺杂，并且具有小于30μm的层厚度d2。
48.在图2和图3中示出根据本发明的iii-v族半导体二极管的由p

衬底12、n-层16、中间层14以及n

层18构成的层结构100的两种替代实施方式。以下仅阐述相对于图1的区别。
49.在第一实施方式中，层结构100可以具有低p型掺杂中间层14.1，如图2所示。替代地，层序列具有低n型掺杂中间层14.2，如图3所示。
50.在图4中示出图1中示出的根据本发明的iii-v族半导体二极管的第一实施方式的俯视图。以下仅阐述相对于图1的区别。
51.iii-v族半导体二极管10的由p

衬底12、n-层16、中间层14以及n

层18构成的堆叠状层结构100具有矩形外围并且由此也具有棱边长度为l1和l2的矩形表面。布置在层序列100的表面上的接通面22仅覆盖表面的一部分。
52.可以理解，在未示出的实施方式中，堆叠也具有四边形的表面。所述表面尤其实施成正方形。
53.在另一种未示出的实施方式中，在有角的(eckig)实施方案中，角是倒圆角的，以便在高电压情况下避免场强峰值。
54.在另一种未示出的实施方式中，表面实施成圆的。由此，特别有效地降低场强的过高。优选地，表面实施成圆环形或椭圆形。