用于存储器的数据保护方法及其存储装置与流程

1.本发明总体上涉及数据存储技术领域，以及更具体地，涉及一种能够基于raid来保护存储器中存储的数据的方法及其存储装置。


背景技术：

2.raid(redundant array of independent disks，独立磁盘冗余阵列)是将多个独立磁盘通过不同的组合方式组合在一起形成的磁盘阵列。由于raid可以通过数据校验/镜像功能提供容错，从而增强了数据存储的安全性。因此，raid已经广泛应用于数据存储和数据保护的各个领域中。
3.近年来，为了进一步提高闪速存储器件的位密度以及降低其成本，开发出了三维(3d)nand闪存存储器(3d nand flash memory device)。但是，在3d nand闪存存储器的编程过程中，有时会编程失败或数据编程错误，这时数据无法从3d nand闪存存储器读出，造成数据丢失。利用raid技术，可以恢复丢失的数据。具体地说，对编程成功的数据以及通过所有待编程的数据获得的校验码执行“异或”操作可以恢复丢失的数据。
4.如图1中所示，3d nand闪存存储器可以包括n个存储模块，每个存储模块包括(例如)2个存储块。为了提高编程速度，可以同时对多个存储块并行编程。但是，当对存储模块1中的存储块0编程失败时，还可能伴随导致存储模块1中的相邻存储块1的数据丢失。由于同时有两个存储块的数据丢失，如果只生成一个校验码，将无法利用raid技术恢复丢失的数据。
5.因此，需要一种用于存储器的数据保护方法及其存储装置，其能够在存储器中的多个存储块数据丢失时恢复丢失的数据。


技术实现要素：

6.根据本公开的实施例，提供了一种用于存储器的数据保护方法，所述存储器包括多个存储模块，每个存储模块包括第一存储块和第二存储块，所述方法包括：在所述存储器的编程过程中，基于所述多个存储模块中的每个存储模块的相应第一存储块的存储数据来生成第一校验码，并且基于所述多个存储模块中的每个存储模块的相应第二存储块的存储数据来生成第二校验码；以及在所述存储器的编程过程之后，基于所述第一校验码和所述第二校验码来生成附加校验码，其中，所述附加校验码用于恢复所述多个存储模块的第一存储块和第二存储块中的其中一个存储块的数据。
7.在一些实施例中，所述存储模块为存储管芯或存储面。
8.在一些实施例中，每个存储模块的所述第一存储块和所述第二存储块为物理相邻的存储块。
9.在一些实施例中，对所述多个存储模块中的每个存储模块的相应第一存储块的存储数据执行异或操作来生成所述第一校验码，对所述多个存储模块中的每个存储模块的相应第二存储块的存储数据执行异或操作来生成所述第二校验码，并且对所述第一校验码和
所述第二校验码执行异或操作来生成所述附加校验码。
10.在一些实施例中，还包括将所述附加校验码存储至所述存储器。
11.在一些实施例中，所述存储器为3d nand闪存存储器。
12.在一些实施例中，还包括步骤：在所述多个存储模块的第一存储块和第二存储块中的其中一个存储块发生数据丢失的情况下，使用所述附加校验码以及所述多个存储模块的第一存储块和第二存储块中存储的未丢失的数据来恢复所述一个存储块的数据。
13.在一些实施例中，在将所述附加校验码存储至所述存储器之前，所述第一校验码和所述第二校验码被存储在相应的缓存中。
14.在一些实施例中，还包括步骤：在将所述附加校验码存储至所述存储器之后，从所述缓存中删除所述第一校验码和所述第二校验码。
15.在一些实施例中，还包括步骤：在从所述缓存中删除所述第一校验码和所述第二校验码之前，基于raid技术并且使用所述第一校验码和所述第二校验码对所述多个存储模块的第一存储块和第二存储块中的一个或多个存储块的数据进行恢复操作。
16.根据本公开的实施例，提供了一种存储器系统，包括：存储器，所述存储器包括多个存储模块，并且每个所述存储模块包括第一存储块和第二存储块；以及控制器，所述控制器连接至所述存储器并且被配置为：在所述存储器的编程过程中，基于所述多个存储模块中的每个存储模块的相应第一存储块的存储数据来生成第一校验码，并且基于所述多个存储模块中的每个存储模块的相应第二存储块的存储数据来生成第二校验码；以及在所述存储器的编程过程之后，基于所述第一校验码和所述第二校验码来生成附加校验码，其中，所述附加校验码用于恢复所述多个存储模块的第一存储块和第二存储块中的其中一个存储块的数据。
17.在一些实施例中，所述存储模块为存储管芯或存储面。
18.在一些实施例中，每个存储模块的所述第一存储块和所述第二存储块为物理相邻的存储块。
19.在一些实施例中，所述控制器被配置为对所述多个存储模块中的每个存储模块的相应第一存储块的存储数据执行异或操作来生成所述第一校验码，对所述多个存储模块中的每个存储模块的相应第二存储块的存储数据执行异或操作来生成所述第二校验码，并且对所述第一校验码和所述第二校验码执行异或操作来生成所述附加校验码。
20.在一些实施例中，所述控制器还被配置为将所述附加校验码存储至所述存储器。
21.在一些实施例中，所述存储器为3d nand闪存存储器。
22.在一些实施例中，所述控制器被配置为在所述多个存储模块的第一存储块和第二存储块中的其中一个存储块发生数据丢失的情况下，使用所述附加校验码以及所述多个存储模块的第一存储块和第二存储块中存储的未丢失的数据来恢复所述一个存储块的数据。
23.在一些实施例中，所述控制器还被配置为在将所述附加校验码存储至所述存储器之前，将所述第一校验码和所述第二校验码存储在相应的缓存中。
24.在一些实施例中，所述控制器还被配置为在将所述附加校验码存储至所述存储器之后，从所述缓存中删除所述第一校验码和所述第二校验码。
25.在一些实施例中，所述控制器还被配置为在从所述缓存中删除所述第一校验码和所述第二校验码之前，基于raid技术并且使用所述第一校验码和所述第二校验码对所述多
个存储模块的第一存储块和第二存储块中的一个或多个存储块的数据进行恢复操作。
26.根据本公开的实施例，提供了一种计算机可读存储介质，在其上存储有程序代码，当所述程序代码由处理器执行时，使得所述处理器执行根据本发明所述的方法。
附图说明
27.附图被并入本文并形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
28.图1示出了在同一存储模块中的两相邻存储块数据丢失的情况下利用一个校验码将无法恢复数据的方法的示意图。
29.图2示出了根据本公开一实施例的用于存储器的数据保护方法的示意图。
30.图3示出了根据本公开又一实施例的用于存储器的数据保护方法的示意图。
31.图4示出了根据本公开再一实施例的用于存储器的数据保护方法的流程图；以及
32.图5示出了根据本公开一实施例的存储器系统的示意图。
具体实施方式
33.现在将参考示例实施方式讨论本文描述的主题。应该理解，讨论这些实施方式只是为了使得本领域技术人员能够更好地理解从而实现本文描述的主题，并非是对权利要求书中所阐述的保护范围、适用性或者示例的限制。可以在不脱离本说明书内容的保护范围的情况下，对所讨论的元素的功能和排列进行改变。各个示例可以根据需要，省略、替代或者添加各种过程或组件。例如，所描述的方法可以按照与所描述的顺序不同的顺序来执行，以及各个步骤可以被添加、省略或者组合。另外，相对一些示例所描述的特征在其它例子中也可以进行组合。
34.要指出的是，在说明书中提到“一个实施例”、“实施例”、“一些实施例”等表示所述的实施例可包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的措辞用语未必是指相同的实施例。另外，在结合实施例描述特定的特征、结构或特性时，结合明确或未明确描述的其它实施例实现此类特征、结构或特性应在相关领域技术人员的知识范围之内。
35.尽管将参考3d nand闪存存储器来描述本发明的实施例，但应当理解，本发明创造性概念的实施例不限于此配置。例如，在不脱离本发明的范围的情况下，本发明适用于其他非易失性存储器件，例如电可擦除可编程rom(eeprom)、nor闪存、相变ram(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)等。
36.图2示出了根据本公开一实施例的用于存储器的数据保护方法的示意图。与图1中所示的一样，3d nand闪存存储器包括n个存储模块，每个存储模块包括(例如)2个存储块。同样地，当对存储模块1的存储块0编程失败时，可能伴随导致存储模块1中的相邻存储块1的数据丢失。但是，与图1中所示不同的是，利用存储模块0中的存储块0、存储模块1中的存储块0、
……
存储模块n中的存储块0中的存储数据生成校验码p0，同时利用存储模块0中的存储块1、存储模块1中的存储块1、
……
存储模块n中的存储块1中的存储数据生成另一校验码p1。利用校验码p0以及存储模块0中的存储块0、存储模块2中的存储块0、存储模块3中的存储块0、
……
存储模块n中的存储块0中存储的未丢失的数据，可以恢复存储模块1中的存
储块0中丢失的数据；并且利用校验码p1以及存储模块0中的存储块1、存储模块2中的存储块1、存储模块3中的存储块1、
……
存储模块n中的存储块1中存储的未丢失的数据，可以恢复存储模块1中的存储块1中丢失的数据。但是，在这种情况下，存储校验码p0和p1可能占用大量的内存。在内存有限的情况下，可能需要将校验码p0和p1存储至3d nand闪存存储器缓存中，这将导致大量的nand闪存存储器缓存的写入和读出，从而严重影响数据存储的速度。
37.图3示出了根据本公开又一实施例的用于存储器的数据保护方法300的示意图。如图3中所示，3d nand闪存存储器包括存储模块0、存储模块1、存储模块2、
……
存储模块n。每个存储模块例如包括存储块0和存储块1。
38.在对3d nand闪存存储器的多个存储模块中的多个存储块并行编程时，有时候一个存储块(block)的编程失败可能导致与其物理相邻并且位于同一存储模块中的存储块的数据丢失。例如，存储模块1中的存储块0的编程失败可能导致存储模块1中的存储块1(其与存储块0物理相邻)的数据丢失。
39.在一实施例中，为了利用raid技术同时找回存储模块1的存储块0和存储块1中丢失的数据(例如因为编程过程中编程错误等所丢失的数据)，与图2中所示的一样，基于存储模块0中的存储块0、存储模块1中的存储块0、存储模块2中的存储块0、
……
存储模块n中的存储块0中存储的数据来生成校验码p0。另外，基于存储模块0中的存储块1、存储模块1中的存储块1、存储模块2中的存储块1、
……
存储模块n中的存储块1中存储的数据来生成另一校验码p1。也就是说，为多个存储模块上的第一存储块和对应该多个存储模块的第二存储块分别准备不同的校验码(例如p0和p1)，第一存储块和第二存储块在存储模块上可以物理相邻地布置。在一实施例中，编程过程中生成的校验码p0、p1可以临时地存储在相应的缓存中并占用一定的缓存空间；将理解，在从缓存中删除临时存储的校验码p0、p1之前，与图2中所示实施例的方法类似，利用编程过程中生成的校验码p0、p1以及n个存储模块的存储块0和存储块1中存储的未丢失的数据，能够恢复某一存储模块的存储块0和存储块1中丢失的数据。
40.在一实施例中，校验码p0可以通过对存储模块0中的存储块0、存储模块1中的存储块0、存储模块2中的存储块0、
……
存储模块n中的存储块0中存储的数据执行“异或”(xor)操作来生成，并且校验码p1可以通过对存储模块0中的存储块1、存储模块1中的存储块1、存储模块2中的存储块1、
……
存储模块n中的存储块1中存储的数据执行“异或”(xor)操作来生成。xor可以是对两个操作数的逻辑运算，如果进行“异或”的两个值不同，则它产生逻辑值“1”；如果进行“异或”的两个值相同，则它产生逻辑值“0”。例如，如果存储模块0的存储块0存储的数据为“11001010”，并且存储模块1的存储块0存储的数据为“10000011”，则“异或”之后的结果为“01001001”；接下来，将上述结果与存储模块2的存储块0中存储的数据再执行“异或”操作，直至执行n-2次“异或”操作之后将所得的结果与存储模块n的存储块0中存储的数据再执行“异或”操作，从而计算得到n个存储模块的对应存储块0的校验码p0。类似地，可以得到n个存储模块的对应存储块1的校验码p1。
41.发明人研究发现，一个存储块的编程失败可能导致与其物理相邻并且位于同一存储模块中的另一存储块发生数据丢失，并且一般发生在编程阶段。也就是说，一旦3d nand闪存存储器编程完成，即使例如在数据保持阶段因为随着时间的流逝导致某一存储块(例如存储模块1中的存储块0)的数据丢失，也不会导致与其位于同一存储模块中并且与其物
理相邻的存储块(例如存储模块1中的存储块1)中存储的数据的丢失。因此，3d nand闪存存储器在数据保持阶段最多只有一个存储块存在数据丢失。
42.鉴于此考虑，图3所示实施例的方法与图2所示实施例的方法不同的是，在编程阶段或编程完成后，进一步基于校验码p0和校验码p1来生成附加校验码p。利用该附加校验码p以及n个存储模块的存储块0和存储块1中存储的未丢失的数据来恢复在数据保持阶段某一个存储块中丢失的数据。在一实施例中，附加校验码p同样可以通过对校验码p0和p1执行“异或”(xor)操作来生成。在生成附加校验码p之后，可以将其存储至3dnand闪存存储器缓存中。在一个实施例中，在将附加校验码p存储至3dnand闪存存储器缓存之后，可以从所述缓存中删除临时存储的第一校验码p0和第二校验码p1。
43.在图3所示实施例的方法300中，在3d nand闪存存储器的编程过程中，即使例如存储模块1中的存储块0的编程失败导致存储模块1中的存储块1也发生数据丢失，由于校验码p0和校验码p1的存在，能够恢复存储模块1中的存储块0和存储块1中丢失的数据。另外，通过增加的“异或”操作，基于校验码p0和校验码p1获得附加校验码p，能够基于该附加校验码p以及n个存储模块的存储块0和存储块1中存储的未丢失的数据来恢复在编程操作完成之后某一存储块中丢失的数据，并且使得需要存储的校验码数据大大减小，从而减少相应的例如内存的用量需求。在需要将附加校验码p存储至3d nand闪存存储器缓存中时，将大大减少3dnand闪存存储器缓存的读写次数，提高系统性能，减少设备损耗。
44.在图3所示的方法中，每个存储模块包括两个存储块，即存储块0和存储块1。但是对于本领域技术人员来说，每个存储模块可以包括多个存储块，例如每个存储模块可以包括存储块0、存储块1、存储块2、
……
存储块n。在这种情况下，可以分别对存储模块0至存储模块n的每个相应存储块执行“异或”操作，从而得到n个校验码，例如，p0、p1、p2、
……
pn。示例地，可以通过对存储模块0中的存储块0、存储模块1中的存储块0、存储模块2中的存储块0、
……
存储模块n中的存储块0中存储的数据依次执行“异或”(xor)操作来生成校验码p0；对存储模块0中的存储块1、存储模块1中的存储块1、存储模块2中的存储块1、
……
存储模块n中的存储块1中存储的数据依次执行“异或”(xor)操作来生成校验码p1；
……
对存储模块0中的存储块n、存储模块1中的存储块n、存储模块2中的存储块n、
……
存储模块n中的存储块n中存储的数据依次执行“异或”(xor)操作来生成校验码pn。然后，可以对校验码p0、p1、p2、
……
pn执行“异或”(xor)操作来生成附加校验码p。
45.在图3所示的方法中，存储模块可以为存储面(plane)，每个所述存储面可以包括多个存储块。在一个实施例中，3d nand闪存存储器可以包括例如四个存储面，并且每一存储面可以包括例如六个存储块。每一存储块可以包括多个存储单元，多个存储单元可以以垂直存储串(memory string)的形式布置，其中，可以通过诸如位线和字线的互连对每一存储单元进行寻址。在另一实施例中，存储模块还可以为存储管芯。
46.图4示出了根据本发明一实施例的用于存储器的数据保护方法400的流程图，所述存储器包括多个存储模块，每个存储模块包括第一存储块和第二存储块。如图4中所示，方法400包括：在所述存储器的编程过程中，基于所述多个存储模块中的每个存储模块的相应第一存储块的存储数据来生成第一校验码，并且基于所述多个存储模块中的每个存储模块的相应第二存储块的存储数据来生成第二校验码(步骤s410)；以及在所述存储器的编程过程之后，基于所述第一校验码和所述第二校验码来生成附加校验码，其中，所述附加校验码
用于恢复所述多个存储模块的第一存储块和第二存储块中的其中一个存储块的数据(步骤s420)。步骤410和420说明如下：
47.步骤s410：在所述存储器的编程过程中，基于所述多个存储模块中的每个存储模块的相应第一存储块的存储数据来生成第一校验码，并且基于所述多个存储模块中的每个存储模块的相应第二存储块的存储数据来生成第二校验码。仍以图3所示的方法为例，在编程过程中，在存储模块0、存储模块1、存储模块2、
……
存储模块n中的每一个存储模块包括两个存储块(例如存储块0、存储块1)的情况下，基于存储模块0中的存储块0、存储模块1中的存储块0、存储模块2中的存储块0、
……
存储模块n中的存储块0中存储的数据进行“xor”操作生成校验码p0；基于存储模块0中的存储块1、存储模块1中的存储块1、存储模块2中的存储块1、
……
存储模块n中的存储块1中存储的数据进行“xor”操作生成校验码p1。应理解，在存储模块0、存储模块1、存储模块2、
……
存储模块n中的每一个存储模块包括n个存储块的情况下，基于类似的方法可以生成n个校验码p0、p1、p2、
……
pn。
48.在一实施例中，每个存储模块的第一存储块和第二存储块(例如存储块0、存储块1)是物理相邻的存储块。
49.步骤s420：在所述存储器的编程过程之后，基于所述第一校验码和所述第二校验码来生成附加校验码，其中，所述附加校验码用于恢复所述多个存储模块的第一存储块和第二存储块中的其中一个存储块的数据。仍以图3所示的方法为例，在编程过程之后，例如对校验码p0和校验码p1执行“异或”操作来生成附加校验码p。应理解，在存储模块0、存储模块1、存储模块2、
……
存储模块n中的每一个存储模块包括n个存储块的情况下，可以在编程过程之后，例如对校验码p0、校验码p1、校验码p2、
……
校验码pn执行“异或”操作来生成附加校验码p。
50.在一实施例中，还包括将附加校验码p存储至3d nand闪存存储器中，例如，3d nand闪存存储器的存储阵列的某部分区域可以预先地被确定为用来存储附加校验码的缓存区域。
51.在一个实施例中，可以基于生成的附加校验码p以及多个存储模块的第一存储块和第二存储块中存储的未丢失的数据来恢复在编程过程之后存储器的某一个存储块丢失的数据。例如，仍以图3所示的方法为例，假设在编程过程之后，存储模块1的存储块0中存储的数据丢失。为了恢复存储模块1的存储块0中丢失的数据，可以首先将生成的附加校验码p与存储模块n的存储块1中存储的数据执行“异或”操作，然后将所得结果与存储模块n-1的存储块1中存储的数据再执行“异或”操作，直至将依次执行“异或”操作的结果与存储模块0的存储块1中存储的数据再执行“异或”操作，然后再将这n次“异或”操作的结果与存储模块n的存储块0中存储的数据执行“异或”操作，然后将所得结果与存储模块n-1的存储块0中存储的数据再执行“异或”操作，直至将依次执行“异或”操作的结果与存储模块2的存储块0中存储的数据再执行“异或”操作，从而获得上述一共2n-2次“异或”操作的最终结果，该最终结果也是存储模块0的存储块0中存储的数据与存储模块1的存储块0中存储的数据执行“异或”操作的结果。因此，利用基于第一校验码p0和第二校验码p1生成的附加校验码p，可以恢复在编程过程之后存储模块1的存储块0中丢失的数据。应理解，在存储模块0、存储模块1、存储模块2、
……
存储模块n中的每一个存储模块包括n个存储块的情况下，基于类似的方法可以恢复在编程过程之后存储器的某一个存储块中丢失的数据。
52.图5示出了根据本公开一实施例的具有存储器的系统500的示意图。系统500可以是移动电话、台式计算机、膝上型计算机、平板计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备或具有存储器的任何其他合适电子设备。如图5中所示，系统500可以包括主机510和具有一个或多个存储器501和存储器控制器502的存储器系统520。主机510可以被配置为将数据发送到存储器501或从存储器501接收数据。
53.存储器501可以是本文所公开的任何存储器，例如3d nand闪存存储器，其包括多个存储模块(例如，存储管芯)，每个存储模块包括第一存储块和第二存储块，如上文详细所述。
54.如图5中所示，存储器控制器502包括前端接口5021和后端接口5022，前端接口5021通过通道lane 0、lane 1、lane2、lane3耦接到主机510，并且后端接口5022通过通道ch1、ch2、ch3、ch4耦接到存储器501，其中前端接口5021可以根据特定通信协议(例如，pcie、nvme)与主机510通信；后端接口5022包括raid模块，raid模块被配置为在存储器501的编程过程中，基于存储器501的多个存储模块中的每个存储模块的相应第一存储块的存储数据来生成第一校验码，并且基于所述多个存储模块中的每个存储模块的相应第二存储块的存储数据来生成第二校验码；以及在存储器501的编程过程之后，基于所述第一校验码和所述第二校验码来生成附加校验码，以用于恢复存储器501的一个存储块丢失的数据。raid模块具体可以通过例如后端接口5022的控制器中所写入的固件(firmware)等实现。
55.存储器控制器502还包括具有处理单元1、处理单元2、
……
、处理单元n的处理模块5023，对应处理单元可以配置有相应的固件，例如，实现ftl(flash to logic，闪存到逻辑)功能的固件，处理单元上运行的相应固件可以基于接收的来自主机510的指令来控制存储器501的操作，例如，读取、擦除和编程操作。存储器控制器502还包括静态随机存取存储器(sram)5024、动态随机存取存储器(dram)控制器5025、动态随机存取存储器(dram)接口5026，其中动态随机存取存储器(dram)接口5026耦接至动态随机存取存储器(dram)503。如图5中所示，存储器控制器502的各部件可以连接至总线&电桥5027。
56.如上所述，根据本发明一实施例的存储器系统520能够恢复在对存储器501的编程过程中多个存储块的数据丢失，并且在编程过程之后针对基于多个存储模块上的第一存储块和对应该多个存储模块的第二存储块分别获得的校验码增加一次异或操作，从而能够恢复数据保持阶段存储器501中的某一个存储块丢失的数据，同时使得需要存储的校验码数据大大减小，减少内存的用量。在需要将校验码数据存储至存储器缓存中时，将大大减少存储器缓存的读写次数，提高系统性能，减少设备损耗。
57.多个存储模块上的第一存储块和对应该多个存储模块的第二存储块分别获得的校验码
58.根据一个实施例，提供了一种计算机可读存储介质，在其上存储有程序代码，当所述程序代码由处理器执行时，使得所述处理器能够执行本说明书结合图2-3描述的各个实施例中的各种操作和功能。具体地，可以提供配有可读存储介质的系统或者装置，在该可读存储介质上存储着实现上述实施例中任一实施例的功能的软件程序代码，且使该系统或者装置的计算机或处理器读出并执行存储在该可读存储介质中的指令。
59.可读存储介质的实施例包括非易失性存储卡和rom等。可选择地，可以由通信网络
从服务器计算机上或云上下载程序代码。
60.需要说明的是，上述各流程和各系统结构图中不是所有的步骤和单元都是必须的，可以根据实际的需要忽略某些步骤或单元。各步骤的执行顺序不是固定的，可以根据需要进行确定。上述各实施例中描述的装置结构可以是物理结构，也可以是逻辑结构，即，有些单元可能由同一物理实体实现，或者，有些单元可能分由多个物理实体实现，或者，可以由多个独立设备中的某些部件共同实现。
61.已经结合各种装置和方法描述了控制器。所述控制器可以使用电子硬件、计算机软件或其任意组合来实施。所述控制器是实施为硬件还是软件将取决于具体的应用以及施加在系统上的总体设计约束。作为示例，本公开中给出的控制器、控制器的任意部分、或者控制器的任意组合可以实施为微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、门逻辑、分立硬件电路、以及配置用于执行在本公开中描述的各种功能的其它适合的处理部件。本公开给出的控制器、控制器的任意部分、或者控制器的任意组合的功能可以实施为由微处理器、微控制器、dsp或其它适合的平台所执行的软件。
62.本公开内容的上述描述被提供来使得本领域任何普通技术人员能够实现或者使用本公开内容。对于本领域普通技术人员来说，对本公开内容进行的各种修改是显而易见的，并且，也可以在不脱离本公开内容的保护范围的情况下，将本文所定义的一般性原理应用于其它变型。因此，本公开内容并不限于本文所描述的示例和设计，而是与符合本文公开的原理和新颖性特征的最广范围相一致。