显示驱动电路及显示面板的制作方法

1.本实用新型实施例涉及显示技术领域，尤其涉及一种显示驱动电路及显示面板。


背景技术：

2.有机发光二极管(organic light emitting diode，oled)显示面板，尤其是有源矩阵有机发光二极体(active-matrix organic light emitting diode，amoled)面板由于在显示色彩饱和度、功耗、可折叠方面具有液晶显示器(liquid crystal display，lcd)无法比拟的优势，逐渐占据显示面板的市场。
3.在现有技术中，需要在显示面板的边框区域设置扫描驱动电路和发光控制电路等，以驱动显示面板中的像素电路，进而驱动发光器件进行发光显示。然而，随着屏体分辨率及刷新频率的提升，显示面板存在显示不均等问题，影响了显示面板的品质提升。


技术实现要素：

4.本实用新型实施例提供一种显示驱动电路及显示面板，以实现对像素电路中驱动晶体管和/或发光器件的充分复位，提升显示面板的显示效果。
5.为实现上述技术目的，本实用新型实施例提供了如下技术方案：
6.一种显示驱动电路，包括：
7.像素电路；
8.发光控制电路，与所述像素电路的发光控制端电连接；所述发光控制电路用于输出所述发光控制信号；
9.第一扫描电路，与所述像素电路的第一扫描信号端电连接；所述第一扫描电路用于产生所述第一扫描信号；
10.第二扫描电路，与所述像素电路的第二扫描信号端电连接；所述第二扫描电路用于产生所述第二扫描信号；
11.第三扫描电路，与所述像素电路的第三扫描信号端电连接；所述第三扫描电路用于产生所述第三扫描信号；
12.其中，所述第一扫描电路和/或所述第三扫描电路的电路结构与所述发光控制电路的电路结构相同；所述第一扫描信号和/或所述第三扫描信号的有效时间大于所述第二扫描信号的有效时间。
13.可选地，所述第一扫描电路复用为所述第三扫描电路；
14.所述像素电路的数量为多个，多个所述像素电路阵列排布；
15.所述第一扫描电路包括级联连接的至少两级第一移位寄存电路，一级所述第一移位寄存电路与相邻的n行所述像素电路的第一扫描信号端电连接，且与上n行所述像素电路的第三扫描信号端电连接；其中，n为正整数。
16.可选地，所述第一扫描电路复用为所述第三扫描电路；
17.所述像素电路的数量为多个，多个所述像素电路阵列排布；
18.所述第一扫描电路包括级联连接的至少两级第一移位寄存电路，一级所述第一移位寄存电路与相邻的n行像素电路的第一扫描信号端电连接，且与所述n行像素电路的第三扫描信号端电连接；其中，n为正整数。
19.可选地，所述第二扫描电路包括级联连接的至少两级第二移位寄存电路，一级所述第二移位寄存电路与一行所述像素电路的第二扫描信号端电连接。
20.可选地，n＝1，所述第一移位寄存电路的数量与所述第二移位寄存电路的数量相等；
21.或者，n＝2，所述第一移位寄存电路的数量为所述第二移位寄存电路的数量的一半。
22.可选地，所述第一扫描电路包括级联连接的至少两级第一移位寄存电路；所述第三扫描电路包括级联连接的至少两级第三移位寄存电路；所述发光控制电路包括级联连接的至少两级第四移位寄存电路；
23.所述第一移位寄存电路、所述第三移位寄存电路或所述第四移位寄存电路包括：
24.第一输入模块，连接第一时钟信号端、第一输入信号端和第一节点，所述第一输入模块用于响应第一时钟信号的有效电平，将第一输入信号传输至所述第一节点；
25.第一控制模块，连接所述第一时钟信号端、第一电平信号端和第二节点，所述第一控制模块用于响应所述第一时钟信号的有效电平，将第一电平信号传输至所述第二节点；
26.第二控制模块，连接所述第二节点、第二时钟信号端和第三节点，所述第二控制模块响应所述第二节点的有效电平，以及响应第二时钟信号的有效电平，将所述第二时钟信号传输至所述第三节点；
27.第一节点互控模块，连接所述第一节点、所述第二节点、所述第一时钟信号端、所述第二时钟信号端和第二电平信号端，所述第一节点互控模块用于响应所述第一节点的有效电平，将所述第一时钟信号传输至所述第二节点，以及响应所述第二节点和第二时钟信号的有效电平，将第二电平信号传输至所述第一节点；
28.第二节点互控模块，连接所述第一节点、所述第三节点和所述第二电平信号端，所述第二节点互控模块用于响应所述第一节点的有效电平，将所述第二电平信号传输至所述第三节点；
29.第一输出模块，连接所述第一节点、所述第二时钟信号端、所述第一电平信号端和第一移位输出端；所述第一输出模块用于将所述第二时钟信号耦合至所述第一节点，响应所述第一节点的有效电平，将所述第一电平信号传输至所述第一移位输出端；
30.第二输出模块，连接所述第三节点、所述第二电平信号端和所述第一移位输出端，所述第二输出模块用于响应所述第三节点的有效电平，将所述第二电平信号传输至所述第一移位输出端。
31.可选地，所述第二节点拆分为第一子节点和第二子节点；所述第一节点互控模块用于响应所述第一节点的有效电平，将所述第一时钟信号传输至所述第一子节点，以及响应所述第二子节点和第二时钟信号的有效电平，将第二电平信号传输至所述第一节点；所述第一移位寄存电路、所述第三移位寄存电路或所述第四移位寄存电路还包括：
32.第三控制模块，连接所述第一子节点、所述第二子节点、第一控制信号端和第二控制信号端；所述第三控制模块用于响应第一控制信号的有效电平，将所述第一子节点的信
号传输至所述第二子节点；以及响应第二控制信号，将所述第一控制信号传输至所述第二子节点；
33.优选地，所述第一节点划分为第三子节点和第四子节点，所述第一移位寄存电路、所述第三移位寄存电路或所述第四移位寄存电路还包括：
34.第一分压保护模块，连接所述第三子节点、所述第四子节点和所述第一电平信号端；所述第一分压保护模块用于响应所述第一电平信号，导通所述第三子节点和所述第四子节点。
35.可选地，所述第二扫描电路包括至少两级第二移位寄存电路；
36.所述第二移位寄存电路包括：
37.第二输入模块，连接第二输入端、第三时钟信号端和第四节点；所述第二输入模块用于响应第三时钟信号的有效电平，将第二输入信号传输至所述第四节点；
38.第四控制模块，连接所述第三时钟信号端、第一电平信号端和第五节点；所述第四控制模块用于响应所述第三时钟信号的有效电平，将第一电平信号传输至所述第五节点；
39.第三节点互控模块，连接所述第四节点、所述第五节点和所述第三时钟信号端；所述第三节点互控模块用于响应所述第四节点的有效电平，将所述第三时钟信号传输至所述第五节点；
40.第四节点互控模块，连接所述第四节点、所述第五节点、第四时钟信号端和第二电平信号端；所述第四节点互控模块用于响应所述第五节点的有效电平和第四时钟信号的有效电平，将第二电平信号传输至所述第四节点；
41.第二分压保护模块，连接所述第四节点、第六节点和所述第一电平信号端；所述第二分压保护模块用于响应所述第一电平信号，导通所述第四节点和所述第六节点；
42.第三输出模块，连接所述第六节点、所述第四时钟信号端和第二移位输出端；所述第三输出模块用于响应所述第六节点的有效电平，将所述第四时钟信号传输至所述第二移位输出端；
43.第四输出模块，连接所述第五节点、所述第二电平信号端和所述第二移位输出端；所述第四输出模块用于响应所述第五节点的有效电平，将所述第二电平信号传输至所述第二移位输出端。
44.可选地，所述像素电路包括：
45.第一初始化模块，连接第一扫描信号端和参考电压信号端；所述第一初始化模块用于响应所述第一扫描信号端的所述第一扫描信号的有效电平，采用参考电压信号对所述驱动晶体管的栅极进行初始化；
46.数据写入模块，连接第二扫描信号端、数据信号端、所述驱动晶体管的第一极、第二极和栅极；所述数据写入模块用于响应第二扫描信号端的所述第二扫描信号，将数据信号依次传输至所述驱动晶体管的第一极、第二极和栅极；
47.存储模块，连接第一电源信号端和所述驱动晶体管的栅极；所述存储模块用于存储所述驱动晶体管的栅极电位；
48.第二初始化模块，连接第三扫描信号端、所述参考电压信号端和所述发光器件；所述第二初始化模块用于响应所述第三扫描信号端的所述第三扫描信号，采用所述参考电压信号对所述发光器件进行初始化；
49.发光控制模块，连接发光控制信号端、所述第一电源信号端、所述驱动晶体管的第一极和第二极、以及所述发光器件；所述发光控制模块用于响应发光控制信号端的所述发光控制信号，导通所述第一电源信号端与所述发光器件之间的通路，以使所述驱动晶体管产生驱动电流。
50.相应地，本实用新型还提供了一种显示面板，包括：如本实用新型任意实施例所提供的显示驱动电路。
51.本实用新型实施例所提供的显示驱动电路中，设置有发光控制电路、第一扫描电路、第二扫描电路和第三扫描电路，分别向像素电路提供发光控制信号、第一扫描信号、第二扫描信号和第三扫描信号，且设置第一扫描电路和/或第三扫描电路的电路结构与发光控制电路的电路结构相同。这样设置，可以使得第一扫描信号和/或第三扫描信号不局限于时钟信号的脉冲宽度，延长第一扫描信号和/或第三扫描信号的有效时间，使第一扫描信号和/或第三扫描信号的有效时间大于第二扫描信号的有效时间。由于第一扫描信号控制驱动晶体管的初始化，第三扫描信号控制发光器件的初始化，因此增加了对驱动晶体管和/或发光器件的初始化时间。因此，与现有技术相比，本实用新型实施例可以实现对像素电路中驱动晶体管和/或发光器件的充分复位，改善因初始化时间不足导致的显示不均等问题，提升显示面板的显示效果。
附图说明
52.图1是本实用新型实施例提供的一种像素电路的结构示意图；
53.图2是本实用新型实施例提供的一种像素电路的驱动时序示意图；
54.图3是本实用新型实施例提供的一种移位寄存电路的结构示意图；
55.图4是本实用新型实施例提供的一种移位寄存电路的控制时序示意图；
56.图5是本实用新型实施例提供的另一种移位寄存电路的结构示意图；
57.图6是本实用新型实施例提供的又一种移位寄存电路的结构示意图；
58.图7是本实用新型实施例提供的另一种移位寄存电路的控制时序示意图；
59.图8是本实用新型实施例提供的一种第二扫描电路与像素电路的连接关系示意图；
60.图9是本实用新型实施例提供的一种第一扫描电路与像素电路的连接关系示意图；
61.图10是本实用新型实施例提供的另一种第一扫描电路与像素电路的连接关系示意图；
62.图11是本实用新型实施例提供的一种发光控制电路与像素电路的连接关系示意图；
63.图12是本实用新型实施例提供的又一种第一扫描电路与像素电路的连接关系示意图；
64.图13是本实用新型实施例提供的另一种像素电路的驱动时序示意图；
65.图14是本实用新型实施例提供的另一种发光控制电路与像素电路的连接关系示意图；
66.图15是本实用新型实施例提供的又一种第一扫描电路与像素电路的连接关系示
意图。
具体实施方式
67.下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
68.正如背景技术所述，现有的显示面板随着屏体分辨率及刷新频率的提升，存在显示不均的问题，影响了显示面板的显示品质。经发明人研究发现，产生该问题的原因如下：
69.现有技术中，像素电路通常采用逐行点亮的驱动方式，该驱动方式由扫描驱动电路和发光控制电路输出移位信号来实现。随屏幕分辨率的提高，扫描一行像素的时间减少；随着刷新频率的提高，一帧显示的时间减少，从而使得扫描一行像素的时间进一步减少。为了实现高分辨率和高刷新频率，各扫描驱动电路输出的扫描信号的有效电平的时间减少，即脉冲宽度减小。这使得像素电路的初始化时间随之减小，出现初始化不充分的问题，从而导致显示不均等不良。
70.基于上述研究，本实用新型实施例提供了一种显示驱动电路。该显示驱动电路适用于有机发光二极管(organic light emitting diode，oled)显示面板等自发光器件显示面板。显示驱动电路包括：像素电路、发光控制电路、第一扫描电路、第二扫描电路和第三扫描电路。其中，发光控制电路、第一扫描电路、第二扫描电路和第三扫描电路均位于非显示区；像素电路位于显示区。其中，像素电路的具体结构可参考现有技术中任意一种像素电路。图1为本实用新型实施例提供的一种像素电路的结构示意图。参见图1，示例性地，像素电路11包括：第一初始化模块110、第二初始化模块120、数据写入模块130、发光控制模块140和存储模块150。
71.其中，第一初始化模块110连接第一扫描信号端和参考电压信号端；第一初始化模块110用于响应第一扫描信号端的第一扫描信号scan1的有效电平，采用参考电压信号vref对驱动晶体管dtft的栅极进行初始化。数据写入模块130连接第二扫描信号端、数据信号端、驱动晶体管dtft的第一极、第二极和栅极；数据写入模块130用于响应第二扫描信号端的第二扫描信号scan2，将数据信号vdata依次传输至驱动晶体管dtft的第一极、第二极和栅极。存储模块150连接第一电源信号端vdd和驱动晶体管dtft的栅极；存储模块150用于存储驱动晶体管dtft的栅极电位。第二初始化模块120连接第三扫描信号端、参考电压信号端和发光器件oled；第二初始化模块120用于响应第三扫描信号端的第三扫描信号scan3，采用参考电压信号vref对发光器件oled进行初始化。发光控制模块140连接发光控制信号端、第一电源信号端、驱动晶体管dtft的第一极和第二极、以及发光器件oled；发光控制模块140用于响应发光控制信号端的发光控制信号em，导通第一电源信号端与发光器件oled之间的通路，以使驱动晶体管dtft产生驱动电流。
72.由此可见，像素电路11用于响应第一扫描信号scan1对像素电路11中的驱动晶体管dtft进行初始化，响应第二扫描信号scan2将数据信号vdata写入驱动晶体管dtft的栅极，响应第三扫描信号scan3对发光器件oled进行初始化，响应发光控制信号em导通第一电源电压端、驱动晶体管dtft和发光器件oled之间的电流通路。
73.在显示驱动电路中，发光控制电路与像素电路11的发光控制端电连接，用于输出
发光控制信号em。第一扫描电路与像素电路11的第一扫描信号端电连接，用于产生第一扫描信号scan1。第二扫描电路与像素电路11的第二扫描信号端电连接，用于产生第二扫描信号scan2。第三扫描电路与像素电路11的第三扫描信号端电连接，用于产生第三扫描信号scan3。其中，第一扫描电路和/或第三扫描电路的电路结构均与发光控制电路的电路结构相同；第一扫描信号scan1和/或第三扫描信号scan3的有效时间均大于第二扫描信号scan2的有效时间。
74.其中，信号的有效时间可以理解为：在该信号的作用下，晶体管导通的时间。例如：对于p型晶体管，在栅极接入低电位时导通，那么控制信号的低电位时间为有效时间；对于n型晶体管，在栅极接入高电位时导通，那么控制信号的高电位时间为有效时间。信号的有效时间构成了信号的脉冲，信号的脉冲宽度由对应的电路决定。在现有技术中，扫描电路的脉冲宽度由时钟信号的脉冲宽度决定，因此，随着屏幕分辨率和刷新频率的提升，时钟信号的脉冲宽度变窄，相应地，第一扫描信号、第二扫描信号和第三扫描信号的脉冲宽度均变窄，有效时间较短。然而，发光控制信号的脉冲宽度不受时钟信号的脉冲宽度的限制，因此，发光控制信号的有效时间较长。
75.本实用新型实施例所提供的显示驱动电路中，设置第一扫描电路和/或第三扫描电路的电路结构与发光控制电路的电路结构相同。这样设置，可以使得第一扫描信号scan1和/或第三扫描信号scan3不局限于时钟信号的脉冲宽度，延长第一扫描信号scan1和/或第三扫描信号scan3的有效时间，使第一扫描信号scan1和/或第三扫描信号scan3的有效时间大于第二扫描信号scan2的有效时间。由于第一扫描信号scan1控制驱动晶体管dtft的初始化，第三扫描信号scan3控制发光器件oled的初始化，因此增加了对驱动晶体管dtft和/或发光器件oled的初始化时间。因此，与现有技术相比，本实用新型实施例可以实现对像素电路中驱动晶体管dtft和/或发光器件oled的充分复位，改善因初始化时间不足导致的显示不均等问题，提升显示面板的显示效果。
76.继续参见图1，以7t1c像素电路结构为例进行说明，第一初始化模块110包括：第二十二晶体管m22；第二十二晶体管m22的栅极接入第一扫描信号scan1，第一极接入初始化电压信号vref，第二极与驱动晶体管dtft的栅极电连接。第二初始化模块120包括：第二十三晶体管m23；第二十三晶体管m23的栅极接入第三扫描信号scan3，第一极接入初始化电压信号vref，第二极与发光器件oled的阳极电连接。数据写入模块130包括：第二十四晶体管m24和第二十五晶体管m25；第二十四晶体管m24的栅极接入第二扫描信号scan2，第一极接入数据信号vdata，第二极与驱动晶体管dtft的第一极电连接；第二十五晶体管m25的栅极接入第二扫描信号scan2，第一极与驱动晶体管dtft的第二极电连接，第二极与驱动晶体管dtft的栅极电连接。发光控制模块140包括：第二十六晶体管m26和第二十七晶体管m27；第二十六晶体管m26的栅极接入发光控制信号em，第一极接入第一电源信号vdd，第二极与驱动晶体管dtft的第一极电连接；第二十七晶体管m27的栅极接入发光控制信号em，第一极与驱动晶体管dtft的第二极电连接，第二极与发光器件oled的阳极电连接。发光器件oled的阴极接入第二电源信号vss。存储模块150包括：第六电容c6；第六电容c6的第一端接入第一电源信号vdd，第二端与驱动晶体管dtft的栅极电连接。
77.图2是本实用新型实施例提供的一种像素电路的驱动时序示意图。参见图2，像素电路的驱动过程包括：初始化阶段t11、数据写入阶段t12和发光阶段t13三个阶段。其中，初
始化阶段t11具体包括：驱动晶体管初始化阶段t111和发光器件初始化阶段t112。示例性地，结合图1和图2，以各个晶体管均为p型晶体管，栅极接入低电平导通为例，该像素电路的驱动过程包括：
78.在驱动晶体管初始化阶段t111，第一扫描信号scan1为低电平、发光控制信号em为高电平。第二十二晶体管m22导通，第二十六晶体管m26和第二十七晶体管m27均截止。第一初始化电压信号vref1通过第二十二晶体管m22传输至驱动晶体管dtft的栅极，对驱动晶体管dtft的栅极进行初始化，使在上一帧处于不同工作状态的驱动晶体管dtft的栅极强制复位。初始化电压信号vref的低电平由第六电容c6保持，从而保证在数据写入阶段t12，驱动晶体管dtft导通。
79.发光器件初始化阶段t112，第三扫描信号scan3为低电平，发光控制信号em为高电平。第二十三晶体管m23导通，第二十六晶体管m26和第二十七晶体管m27均截止。初始化电压信号vref通过第二十三晶体管m23传输至发光器件oled的阳极，对发光器件oled的阳极进行初始化。
80.数据写入阶段t12，第二扫描信号scan2为低电平，发光控制信号em为高电平。第二十四晶体管m24和第二十五晶体管m25均导通，第二十六晶体管m26和第二十七晶体管m27均截止。数据信号vdata经由第二十四晶体管m24、驱动晶体管dtft和第二十五晶体管m25传输至驱动晶体管dtft的栅极，直至驱动晶体管dtft的栅极电压达到vdata vth，驱动晶体管dtft关闭。
81.发光阶段t13，发光控制信号em为低电平，第一扫描信号scan1、第三扫描信号scan3和第二扫描信号scan2均为高电平。第二十六晶体管m26和第二十七晶体管m27均导通，第二十二晶体管m22、第二十三晶体管m23、第二十四晶体管m24和第二十五晶体管m25均截止。第一电源信号vdd通过第二十六晶体管m26施加至驱动晶体管dtft的第一极，使驱动晶体管dtft产生驱动电流，驱动电流通过第二十七晶体管m27流入发光器件oled的阳极，驱动发光器件oled发光。
82.那么，在发光阶段t13，驱动晶体管dtft产生的驱动电流id为：id＝(w/2l)μcox(vdata vth-vdd-vth)2＝(w/2l)μcox(vdd-vdata)2，式中，w为沟道宽度，l为沟道长度，μ为电子迁移率，cox为单位面积沟道电容。沟道宽度w、沟道长度l、电子迁移率μ和单位面积沟道电容cox均可以认为是常数。因此，该像素电路消除了阈值电压vth对驱动电流id的影响，实现了阈值补偿。
83.需要说明的是，第一扫描信号scan1的有效时间在第二扫描信号scan2的有效时间之前；第三扫描信号scan3与第二扫描信号scan2的有效时间可以重叠或不重叠，只要第一扫描信号scan1和第三扫描信号scan3的有效时间在发光控制信号em的非有效时间之内即可。
84.在上述各实施方式的基础上，可选地，像素电路11的数量为多个，多个像素电路11在显示区呈阵列排布。第一扫描电路包括级联连接的至少两级第一移位寄存电路；第二扫描电路包括级联连接的至少两级第二移位寄存电路；第三扫描电路包括级联连接的至少两级第三移位寄存电路；发光控制电路包括级联连接的至少两级第四移位寄存电路。其中，级联连接是指：本级移位寄存电路的输出端与下一级移位寄存电路的输入端电连接。可选地，第一移位寄存电路和第三移位寄存电路的结构均与第四移位寄存电路的结构相同。
85.图3是本实用新型实施例提供的一种移位寄存电路的结构示意图。该移位寄存电路可以作为第一移位寄存电路、第三移位寄存电路或第四移位寄存电路。参见图3，示例性地，移位寄存电路包括：第一输入模块310、第一控制模块320、第二控制模块330、第一节点互控模块340、第二节点互控模块350、第一输出模块360和第二输出模块370。
86.其中，第一输入模块310连接第一时钟信号端、第一输入信号端和第一节点n1，第一输入模块310用于响应第一时钟信号ck1的有效电平，将第一输入信号in1传输至第一节点n1。第一控制模块320连接第一时钟信号端、第一电平信号端和第二节点n2，第一控制模块320用于响应第一时钟信号ck1的有效电平，将第一电平信号vgl传输至第二节点n2。第二控制模块330连接第二节点n2、第二时钟信号端和第三节点n3，第二控制模块330响应第二节点n2的有效电平，以及响应第二时钟信号ck2的有效电平，将第二时钟信号ck2传输至第三节点n3。第一节点互控模块340连接第一节点n1、第二节点n2、第一时钟信号端、第二时钟信号端和第二电平信号端，第一节点互控模块340用于响应第一节点n1的有效电平，将第一时钟信号ck1传输至第二节点n2，以及响应第二节点n2和第二时钟信号ck2的有效电平，将第二电平信号vgh传输至第一节点n1。第二节点互控模块350连接第一节点n1、第三节点n3和第二电平信号端，第二节点互控模块350用于响应第一节点n1的有效电平，将第二电平信号vgh传输至第三节点n3。第一输出模块360连接第一节点n1、第二时钟信号端、第一电平信号端和第一移位输出端；第一输出模块360用于将第二时钟信号ck2耦合至第一节点n1，响应第一节点n1的有效电平，将第一电平信号vgh传输至第一移位输出端。第二输出模块370连接第三节点n3、第二电平信号端和第一移位输出端，第二输出模块370用于响应第三节点n3的有效电平，将第二电平信号vgh传输至第一移位输出端。
87.示例性地，以10t3c的移位寄存电路结构为例进行说明。第一输入模块310包括：第一晶体管m1；第一晶体管m1的栅极接入第一时钟信号ck1，第一极接入第一输入信号in1，第二极与第一节点n1电连接。第一控制模块320包括：第三晶体管m3；第三晶体管m3的栅极接入第一时钟信号ck1，第一极接入第一电平信号vgl，第二极与第二节点n2电连接。第一节点互控模块340包括：第二晶体管m2、第四晶体管m4和第五晶体管m5；第二晶体管m2的栅极与第一节点n1电连接，第一极接入第一时钟信号ck1，第二极与第二节点n2电连接；第四晶体管m4的栅极与第二节点n2电连接，第一极接入第二电平信号vgh，第二极与第五晶体管m5的第一极电连接；第五晶体管m5的栅极接入第二时钟信号ck2，第二极与第一节点n1电连接。
88.第二控制模块330包括：第六晶体管m6、第七晶体管m7和第二电容c2；第六晶体管m6的栅极分别与第二节点n2和第二电容c2的第一端电连接，第一极接入第二时钟信号ck2，第二极分别与第二电容c2的第二端和第七晶体管m7的第一极电连接；第七晶体管m7的栅极接入第二时钟信号ck2，第二极与第三节点n3电连接。第二节点互控模块350包括：第八晶体管m8；第八晶体管m8的栅极与第一节点n1电连接，第一极接入第二电平信号vgh，第二极与第三节点n3电连接。
89.第一输出模块360包括：第十晶体管m10和第一电容c1；第十晶体管m10的栅极与第一节点n1电连接，第一极与第一移位输出端电连接，第二极接入第一电平信号vgl；第一电容c1的第一端接入第二时钟信号ck2，第二端与第一节点n1电连接。第二输出模块370包括：第九晶体管m9和第三电容c3；第九晶体管m9的栅极与第三节点n3电连接，第一极接入第二电平信号vgh，第二极与第一移位输出端电连接；第三电容c3的第一端接入第二电平信号
vgh，第二端与第三节点n3电连接。
90.图4是本实用新型实施例提供的一种移位寄存电路的控制时序示意图。结合图3和图4，以各个晶体管均为p型晶体管，栅极接入低电平导通为例，该移位寄存电路的驱动过程包括以下6个阶段：
91.在第一阶段t21，第一时钟信号ck1为低电平，第二时钟信号ck2和第一输入信号in1为高电平。第一晶体管m1和第三晶体m3导通，第五晶体管m5和第七晶体管m7截止；第一输入信号in1的高电平通过第一晶体管m1传输至第一节点n1，使得第二晶体管m2、第八晶体管m8和第十晶体管m10截止。第一电平信号vgl的低电平通过第三晶体管m3传输至第二节点n2，使得第四晶体管m4和第六晶体管m6导通。由于第三电容c3的存储作用下，第三节点n3保持前一阶段的高电平，使得第九晶体管m9截止。因此，在第一阶段t21中，第九晶体管m9以及第十晶体管m10均截止，输出信号out1保持前一阶段的低电平。
92.在第二阶段t22，第二时钟信号ck2为低电平，第一时钟信号ck1和第一输入信号in1为高电平。第五晶体管m5和第七晶体管m7导通，第一晶体管m1和第三晶体管m3截止。由于第二电容c2的存储作用，第二节点n2保持上阶段的低电平，使得第四晶体管m4和第六晶体管m6导通。第二电平信号vgh的高电平通过第四晶体管m4和第五晶体管m5传输至第一节点n1，使得第二晶体管m2、第八晶体管m8和第十晶体管m10维持截止状态。第二时钟信号ck2的低电平通过第六晶体管m6和第七晶体管m7传输至第三节点n3，使得第九晶体管m9导通，第二电平信号vgh通过第九晶体管m9传输至第一移位输出端，输出信号out1变为高电平。
93.在第三阶段t23，第一时钟信号ck1为低电平，第二时钟信号ck2和第一输入信号in1为高电平。第一晶体管m1和第三晶体管m3导通，第五晶体管m5和第七晶体管m7截止。由于第三电容c3的存储作用，第三节点n3保持上阶段的低电平，使得第九晶体管m9保持导通，输出信号out1保持高电平。
94.在第四阶段t24，第一时钟信号ck1为高电平，第二时钟信号ck2和第一输入信号in1为低电平。第一晶体管m1和第三晶体管m3截止，第五晶体管m5和第七晶体管m7导通。由于第二电容c2的存储作用，第二节点n2保持上一阶段的低电平，使得第四晶体管m4和第六晶体管m6导通。第二电平信号vgh的高电平通过第四晶体管m4和第五晶体管m5传输至第一节点n1，使得第二晶体管m2、第八晶体管m8和第十晶体管m10维持截止状态。第二时钟信号ck2的低电平通过第六晶体管m6和第七晶体管m7传输至第三节点n3，使得第九晶体管m9导通，第二电平信号vgh的高电平通过第九晶体管m9传输至第一移位输出端，输出信号out1保持高电平。
95.在第五阶段t25，第二时钟信号ck2为高电平，第一时钟信号ck1和第一输入信号in1为低电平。第一晶体管m1和第三晶体管m3导通，第五晶体管m5和第七晶体管m7截止。第一输入信号in1的低电平通过第一晶体管m1传输至第一节点n1，使得第二晶体管m2、第八晶体管m8和第十晶体管m10导通。第一时钟信号ck1的低电平通过第二晶体管m2传输至第二节点n2，使得第四晶体管m4以及第六晶体管m6导通，然而，由于第七晶体管m7截止，无法将第二节点n2的低电平传输至第三节点n3。第二电平信号vgh的高电平通过第八晶体管m8传输至第三节点n3，使得第九晶体管m9截止。第一电平信号vgl的低电平通过第十晶体管m10传输至第一移位输出端，输出信号out1变为低电平。
96.在第六阶段t26，第一时钟信号ck1为高电平，第二时钟信号ck2和第一输入信号
in1为低电平。第五晶体管m5和第七晶体管m7导通。由于第一电容c1的自举效应，随着第二时钟信号ck2变为低电平，第一节点n1的电平变为一个比第五阶段25时更低的低电平，使得第二晶体管m2、第八晶体管m8和第十晶体管m10维持导通状态；第一时钟信号ck1的高电平通过第二晶体管m2传输至第二节点n2，使第二节点n2由低电平变为高电平；第二电平信号vgh的高电平通过第八晶体管m8传输至第三节点n3，使得第九晶体管m9保持截止。相比于上一阶段，虽然此阶段第七晶体管m7已导通，但由于第二节点n2的电位已变为高电平，并不会拉低第三节点n3的电位，第三节点n3可保持高电平。第一电平信号vgl的低电平通过第十晶体管m10传输至第一移位输出端，输出信号out1保持低电平。
97.重复第五阶段t25和第六阶段t26，移位寄存电路持续输出低电平。由上述分析可以看出，该移位寄存电路的输出信号out1的高电平和低电平的脉冲宽度不受时钟信号的脉冲宽度的限制，脉冲宽度比时钟信号的脉冲宽度宽。
98.图5是本实用新型实施例提供的另一种移位寄存电路的结构示意图。参见图5，在上述各实施方式的基础上，可选地，第二节点拆分为第一子节点ns1和第二子节点ns2；第一节点互控模块340用于响应第一节点n1的有效电平，将第一时钟信号ck1传输至第一子节点ns1，以及响应第二子节点ns2和第二时钟信号ck2的有效电平，将第二电平信号vgh传输至第一节点n1。移位寄存电路还包括：第三控制模块380；第三控制模块380连接第一子节点ns1、第二子节点ns2、第一控制信号端pc1和第二控制信号端pc2；第三控制模块380用于响应第一控制信号pc1的有效电平，将第一子节点ns1的信号传输至第二子节点ns2；以及响应第二控制信号pc2，将第一控制信号pc1传输至第二子节点ns2。
99.示例性地，第三控制模块380包括：第十一晶体管m11和第十二晶体管m12；第十一晶体管m11的栅极接入第一控制信号pc1，第一极与第一子节点ns1电连接，第二极与第二子节点ns2电连接；第十二晶体管m12的栅极接入第二控制信号pc2，第一极接入第一控制信号pc1，第二极与第二子节点ns2电连接。其中，第一控制信号pc1设置为在移位寄存电路需要持续输出有效信号时保持高电平，第二控制信号pc2与第一控制信号pc1互补设置，以保证第一移位输出端的稳定输出。例如，该移位寄存电路为发光控制电路中的第四移位寄存电路，当移位寄存电路输出低电平时，设置第一控制信号pc1为高电平，第二控制信号pc2为低电平；这样设置，使得第二控制信号pc2的低电平控制第十二晶体管m12保持在导通状态，第一控制信号pc1的高电平通过第十二晶体管m12传输至第二子节点ns2，将第二子节点ns2的电平稳定在高电平；从而保证第四晶体管m4截止，防止第二电平信号vgh的高电平传输至第一节点；使得第一节点保持在低电平，从而使得第一移位输出端稳定输出低电平。
100.继续参见图5，在上述各实施方式的基础上，可选地，第一节点划分为第三子节点ns3和第四子节点ns4，移位寄存电路还包括：第一分压保护模块390；第一分压保护模块390连接第三子节点ns3、第四子节点ns4和第一电平信号端；第一分压保护模块390用于响应第一电平信号vgl，导通第三子节点ns3和第四子节点ns4。
101.具体地，第一分压保护模块390包括：第十三晶体管m13；第十三晶体管m13的栅极接入第一电平信号vgl，第一极与第三子节点ns3电连接，第二极与第四子节点ns4电连接。其中，当第二时钟信号ck2的电位由高电平跳变为低电平时，由于第一电容c1的耦合作用，第四子节点ns4的电位会跳变为低电平。将第十三晶体管m13连接在第三子节点ns3和第四子节点ns4之间，避免了第四子节点ns4的低电平传输至第三子节点ns3。这是因为，对于设
置为p型晶体管的第十三晶体管m13，高电位点为源极(即左侧为源极)，低电位点为漏极(即右侧为漏极)，当第十三晶体管m13打开时，要求第十三晶体管m13的栅极电压小于源极电压，且vgs-m13
＜vth-m13
。因此，当源极电压降低，使vgs-m13
升高，不满足vgs-m13
＜vth-m13
这一条件时，第十三晶体管m13断开，从而使得第三子节点ns3的电位不至于过低。当第三子节点ns3的电位过低时，会导致第一输入信号in1的高电平无法完全写入至第三子节点ns3。因此，本实施例通过设置第十三晶体管m13来防止第三子节点ns3的电位过低，有利于移位寄存电路的稳定性。
102.图6是本实用新型实施例提供的又一种移位寄存电路的结构示意图。该移位寄存电路可以作为第二移位寄存电路，从而输出用以控制数据信号写入的第二扫描信号。参见图6，示例性地，该移位寄存电路包括：第二输入模块410、第四控制模块420、第三节点互控模块430、第四节点互控模块440、第二分压保护模块450、第三输出模块460和第四输出模块470。
103.其中，第二输入模块410连接第二输入端、第三时钟信号端和第四节点n4；第二输入模块410用于响应第三时钟信号ck3的有效电平，将第二输入信号in2传输至第四节点n4。第四控制模块420连接第三时钟信号端、第一电平信号端和第五节点n5，第四控制模块420用于响应第三时钟信号ck3的有效电平，将第一电平信号vgl传输至第五节点n5。第三节点互控模块430连接第四节点n4、第五节点n5和第三时钟信号端，第三节点互控模块430用于响应第四节点n4的有效电平，将第三时钟信号ck3传输至第五节点n5。第四节点互控模块440连接第四节点n4、第五节点n5、第四时钟信号端和第二电平信号端，第四节点互控模块440用于响应第五节点n5的有效电平和第四时钟信号ck4的有效电平，将第二电平信号vgh传输至第四节点n4。第二分压保护模块450连接第四节点n4、第六节点n6和第一电平信号端；第二分压保护模块450用于响应第一电平信号vgl，导通第四节点n4和第六节点n6。第三输出模块460连接第六节点n6、第四时钟信号端和第二移位输出端；第三输出模块460用于响应第六节点n6的有效电平，将第四时钟信号ck4传输至第二移位输出端。第四输出模块470连接第五节点n5、第二电平信号端和第二移位输出端，第四输出模块470用于响应第五节点n5的有效电平，将第二电平信号vgh传输至第二移位输出端。
104.示例性地，以8t2c的移位寄存电路结构进行说明。第二输入模块410包括：第十四晶体管m14；第十四晶体管m14的栅极接入第三时钟信号ck3，第一极接入第二输入信号in2，第二极与第四节点n4电连接。第四控制模块420包括：第十五晶体管m15；第十五晶体管m15的栅极接入第三时钟信号ck3，第一极接入第一电平信号vgl，第二极与第五节点n5电连接。第三节点互控模块430包括：第十六晶体管m16；第十六晶体管m16的栅极与第五节点n5电连接，第一极与第四节点n4电连接，第二极接入第三时钟信号ck3。第四节点互控模块440包括：第十七晶体管m17和第十八晶体管m18；第十七晶体管m17的栅极与第五节点n5电连接，第一极接入第二电平信号vgh，第二极与第十八晶体管m18的第一极电连接；第十八晶体管m18的栅极接入第四时钟信号ck4，第二极与第四节点n4电连接。第二分压保护模块450包括：第十九晶体管m19；第十九晶体管m19的栅极接入第一电平信号vgl，第一极与第四节点n4电连接，第二极与第六节点n6电连接。第三输出模块460包括：第二十一晶体管m21和第五电容c5；第二十一晶体管m21的栅极分别与第六节点n6和第五电容c5的第二端电连接，第二十一晶体管m21的第一极分别与第五电容c5的第一端和第二移位输出端电连接，第二十一
晶体管m21的第二极接入第四时钟信号ck4。第四输出模块470包括：第二十晶体管m20和第四电容c4；第二十晶体管m20的栅极分别与第五节点n5和第四电容c4的第二端电连接，第二十晶体管的m20第一极与第四电容c4的第一端均接入第二电平信号vgh，第二十晶体管m20的第二极与第二移位输出端电连接。
105.图7是本实用新型实施例提供的另一种移位寄存电路的控制时序示意图。结合图6和图7，以各个晶体管均为p型晶体管，栅极接入低电平导通为例，该移位寄存电路的驱动过程包括4个阶段：
106.在第一阶段t31，第三时钟信号ck3和第二输入信号in2为低电平，第四时钟信号ck4为高电平。第十四晶体管m14和第十五晶体m15导通，第十八晶体管m18截止；第十九晶体管m19在第一电平信号vgl的作用下导通；第二输入信号in2的低电平通过第十四晶体管m14传输至第四节点n4，使得第十六晶体管m16导通；第三时钟信号ck3的低电平通过第十六晶体管m16传输至第五节点n5，以及第一电平信号vgl的低电平通过第十五晶体管m15传输至第五节点n5，使得第二十晶体管m20导通；第二电平信号vgh的高电平通过第二十晶体管m20传输至第二移位输出端；第四节点n4的低电平通过第十九晶体管m19传输至第六节点n6，使得第二十一晶体管m21导通；第四时钟信号ck4的高电平通过第二十一晶体管m21传输至第二移位输出端。因此，在第一阶段t31中，第二十晶体管m20以及第二十一晶体管m21均导通，输出信号out2为高电平。
107.在第二阶段t32，第四时钟信号ck4为低电平，第三时钟信号ck3和第二输入信号in2均为高电平。第十四晶体管m14和第十五晶体m15截止，第十八晶体管m18导通；第十九晶体管m19在第一电平信号vgl的作用下导通。由于第五电容c5的存储作用，第六节点n6保持上一阶段的低电平，使得第二十一晶体管m21导通；第六节点n6的低电平通过第十九晶体管m19传输至第四节点n4，使得第十六晶体管m16导通。第三时钟信号ck3的高电平通过第十六晶体管m16传输至第五节点n5，使得第二十晶体管m20截止。第四时钟信号ck4的低电平通过第二十一晶体管m21输出，输出信号out2为低电平。输出信号out2由高电平变为低电平，由于第五电容c5的耦合作用，第六节点n6的电位进一步降低，使得输出信号out2低电平稳定输出。
108.在第三阶段t33，第三时钟信号ck3为低电平，第四时钟信号ck4和第二输入信号in2均为高电平。第十四晶体管m14和第十五晶体m15导通，第十八晶体管m18截止；第十九晶体管m19在第一电平信号vgl的作用下导通。第二输入信号in2的高电平通过第十四晶体管m14传输至第四节点n4，使得第十六晶体管m16截止；第四节点n4的高电平通过第十九晶体管m19传输至第六节点n6，使得第二十一晶体管m21截止。第一电平信号vgl的低电平通过第十五晶体管m15传输至第五节点n5，使得第二十晶体管m20导通；第二电平信号vgh的高电平通过第二十晶体管m20输出，输出信号out2为高电平。
109.在第四阶段t34，第四时钟信号ck4为低电平，第三时钟信号ck3和第二输入信号in2均为高电平。第十四晶体管m14和第十五晶体m15截止，第十八晶体管m18导通；第十九晶体管m19在第一电平信号vgl的作用下导通。由于第四电容c4的存储作用，第五节点n5保持上阶段的低电平，使得第十七晶体管m17和第二十晶体管m20导通。第二电平信号vgh的高电平通过第十七晶体管m17、第十八晶体管m18和第十九晶体管m19传输至第六节点n6，使得第二十一晶体管m21截止。第二电平信号vgh的高电平通过第二十晶体管m20输出，输出信号
out2保持高电平。
110.重复第三阶段t33和第四阶段t34，输出信号out2保持高电平。由上述分析可知，该移位寄存电路的输出信号out2的低电平的脉冲宽度与时钟信号的脉冲宽度相等，受到脉冲宽度的制约。
111.上述各实施例示例性地给出了像素电路和移位寄存电路结构和工作过程。下面对像素电路、扫描电路和发光控制电路的几种连接关系进行说明，但不作为对本实用新型的限定。为了清楚地展示第一扫描电路、第二扫描电路、第三扫描电路和发光控制电路与像素电路的连接关系，在以下附图中，每一幅附图仅示出一种电路与像素电路的连接关系。
112.图8是本实用新型实施例提供的一种第二扫描电路与像素电路的连接关系示意图。参见图8，在一种实施方式中，可选地，第二扫描电路23分别设置于显示面板的两侧，采用双边驱动方式。每一级第二移位寄存电路230均与对应行的像素电路11的第二扫描信号端电连接。
113.具体地，如图8所示，第m-1级第二移位寄存电路230的输出端与第m-1行像素电路11电连接；第m级第二移位寄存电路230的输出端与第m行像素电路11电连接；第m 1级第二移位寄存电路230的输出端与第m 1行像素电路11电连接。其中，m≥2，m为正整数。各级第二移位寄存电路230移位输出，即各行第二扫描信号scan2移位输出。
114.图9是本实用新型实施例提供的一种第一扫描电路与像素电路的连接关系示意图。参见图9，在一种实施方式中，可选地，第一扫描电路22复用为第三扫描电路，这样，在显示驱动电路中仅设置第一扫描电路22即可，无需再设置第三扫描电路，以减少扫描电路整体占据显示面板的非显示区的面积，有利于显示面板窄边框的实现。
115.继续参见图9，在一种实施方式中，可选地，第m 1行像素电路11接收到的第一扫描信号scan1与第m行像素电路11接收到的第三扫描信号scan3的波形相同。同一行像素电路11接收到的第三扫描信号scan3比第一扫描信号scan1的有效时间向后移位一个行周期。
116.图10是本实用新型实施例提供的另一种第一扫描电路与像素电路的连接关系示意图。参见图10，在一种实施方式中，可选地，一级第一移位寄存电路220向同一行像素电路11提供第一扫描信号scan1和第三扫描信号scan3。即同一行像素电路11的第一扫描信号scan1与第三扫描信号scan3重叠，驱动晶体管初始化阶段t111与发光器件初始化阶段t112同时开始。
117.图11是本实用新型实施例提供的一种发光控制电路与像素电路的连接关系示意图。参见图11，在一种实施方式中，可选地，发光控制电路21分别设置于显示面板的两侧，采用双边驱动方式。每一级第四移位寄存电路210均与对应行的像素电路11的发光控制信号端电连接。
118.具体地，如图11所示，第m-1级第四移位寄存电路210的输出端与第m-1行像素电路11电连接；第m级第四移位寄存电路210的输出端与第m行像素电路11电连接；第m 1级第四移位寄存电路210的输出端与第m 1行像素电路11电连接。各级第四移位寄存电路210移位输出，即各行发光控制信号em移位输出。
119.需要说明的是，上述各实施例示例性地给出了第一扫描电路22的一级输出对应一行像素电路11的第一扫描信号scan1，第一扫描电路22的一级输出对应一行像素电路11的第三扫描信号scan3，第二扫描电路23的一级输出对应一行像素电路11的第二扫描信号
scan2，发光控制电路21的一级输出对应一行像素电路11的发光控制信号em，但不作为对本实用新型的限定，在其他实施方式中，还可以设置第一扫描电路22的一级输出驱动至少两行像素电路11，或者设置发光控制电路21的一级输出驱动至少两行像素电路11，下面通过几个具体实施方式进行说明。
120.图12是本实用新型实施例提供的又一种第一扫描电路与像素电路的连接关系示意图。参见图12，在一种实施方式中，可选地，第一移位寄存电路220的数量为第二移位寄存电路的数量的一半。示例性地，第i 1级第一移位寄存电路220的输出端分别与第2i 2行像素电路11的第一扫描信号端、第2i 1行像素电路11的第一扫描信号端、第2i行像素电路11的第三扫描信号端和第2i-1行像素电路11的第三扫描信号端电连接。其中，i≥2，i为正整数。这样设置，有效的减少了第一移位寄存电路220的数量，可以有效减少第一扫描电路22占据显示面板的边框的面积，减小非显示区的占比，有利于窄边框的实现。
121.示例性地，在如图12所示的第一扫描电路22与像素电路11的连接关系下，像素电路11的驱动时序可参见图13。与图2所示的像素电路11的驱动时序不同，图13中，同一行像素电路11接收到的第三扫描信号scan3比第一扫描信号scan1的有效时间向后移位两个行周期。但在像素电路11中，对驱动晶体管dtft的初始化只要在数据写入阶段之前完成即可，对发光器件oled的初始化只要在发光阶段之前完成即可，因此，本实用新型实施例设置一级第一移位寄存电路220同时初始化两行像素电路11，对像素电路11的数据写入不会带来负面影响。本实用新型实施例在确保显示面板显示效果不变的基础上，减小了显示面板的边框。
122.图14是本实用新型实施例提供的另一种发光控制电路与像素电路的连接关系示意图。参见图14，在一种实施方式中，可选地，发光控制电路21中每级第四移位寄存电路210分别与相邻两行像素电路11的发光控制信号端电连接。那么，每两行的发光控制信号em的时序相同。具体地，第i 1级第四移位寄存电路210的输出端分别与第2i 2行像素电路11的发光控制信号端和第2i 1行像素电路11的发光控制信号端电连接。这样设置，可以有效减少第四移位寄存电路210的数量，有利于显示面板窄边框的实现。以及，在一帧中，像素电路11的发光阶段较长，设置一级第四移位寄存电路210同时控制两行像素电路11发光，仅会减少上一行像素电路11的一个时钟周期的显示时间，这段时间仅为整个发光阶段的千分之一，甚至更短，对像素电路11的发光带来负面影响可以忽略。本实用新型实施例能够在确保显示面板显示效果几乎不变的基础上，减小显示面板的边框。
123.结合图12与图14，在该显示驱动电路中，第一扫描电路22与发光控制电路21中均采用一级输出驱动两行像素电路11的方案，第一移位寄存电路220和第四移位寄存电路210的数量之和与第二移位寄存电路230的数量相等。与现有技术中扫描信号全部由扫描驱动电路提供，扫描驱动电路的一级输出驱动一行像素电路，发光控制电路的一级输出驱动一行像素电路相比，本实施例可以在不增加移位寄存电路的数量的基础上，有效延长第一扫描信号scan1和第三扫描信号scan3的有效时间，有利于窄边框的实现。
124.图15是本实用新型实施例提供的又一种第一扫描电路与像素电路的连接关系示意图。参见图15，在一种实施方式中，可选地，一级第一移位寄存电路220向两行像素电路11提供第一扫描信号scan1和第三扫描信号scan3。示例性地，第i 1级第一移位寄存电路220的输出端分别与第2i 2行像素电路11的第一扫描信号端、第2i 2行像素电路11的第三扫描
信号端、第2i 1行像素电路11的第一扫描信号端和第2i 1行像素电路11的第三扫描信号端电连接。同一行像素电路11的第一扫描信号scan1与第三扫描信号scan3重叠。
125.需要说明的是，上述各实施例所示出的第一移位寄存电路的数量并不作为对本实用新型的限定，在其他实施方式中，还可以设置第一移位寄存电路的数量为第二移位寄存电路的数量的1/n，n＞2；设置一级第一移位寄存电路与相邻的n行像素电路的第一扫描信号端和第三扫描信号端电连接。
126.还需要说明的是，在上述各实施例中，示例性地示出了发光控制电路、第一扫描电路、第二扫描电路和第三扫描电路均采用双边驱动的方式，并非对本实用新型的限定。在其他实施方式中，还可以设置为单边驱动，具体可根据实际需求进行选择。
127.本实用新型实施例还提供了一种显示面板，该显示面板例如可以是有机发光二极管显示面板等自发光器件显示面板。显示面板包括：如本实用新型任意实施例所提供的显示驱动电路，具有相应的有益效果。
128.注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。