仿模拟存储器运算电路的制作方法

1.本发明涉及一种仿模拟存储器运算电路。


背景技术：

2.在传统的计算机架构10中，如图1所示，处理器16会通过汇流排14从存储器12中取得资料后进行运算。然而，随着处理器16的处理速度的提升，汇流排14的传输速度已跟不上处理器16的处理速度，因此处理器16在运算完一笔资料时，汇流排14无法实时将下一笔资料传送完毕，处理器16需要等待一段时间后才能对下一笔资料进行运算。换言之，计算机架构10的计算能力受到汇流排14的限制而无法提升。由于ai电路需要大量的乘加运算(multiply accumulate，mac)，因此传统的计算机架构10已不适用在ai电路中。
3.为提升计算机架构10的计算能力，一种存储器内部运算电路20被提出，如图2所示。由于运算电路20是在存储器12内部，故无需再通过汇流排14将资料传送到处理器16，计算能力也不受汇流排14传输速度的限制。在运算电路20中，数字模拟转换器21、22及23分别将资料x1、x2及x3转换为电压(输入信号)v1、v2及v3，电阻ra1～rc3的电阻值为ai电路计算所需的权重，电阻ra1、ra2及ra3分别根据电压v1、v2及v3产生电流(运算结果)，电阻ra1、ra2及ra3所产生的电流会叠加形成电流ia至模拟数字转换器24以得到一输出资料y1。同样的，电阻rb1、rb2及rb3所产生的电流会叠加形成电流ib至模拟数字转换器25以得到一输出资料y2，电阻rc1、rc2及rc3所产生的电流会叠加形成电流ic至模拟数字转换器26以得到一输出资料y3。最后存储器12再将输出资料y1、y2及y3通过汇流排14传送至处理器16。
4.在ai电路中，经常需要进行多层运算，而每一层运算需要不同权重，因此需要多组运算电路20及20’，如图3所示。运算电路20及20’的架构相同，差异在于电阻的电阻值(权重)不同。以分辨声音为例，第一个运算电路20以第一组权重对输入资料x1、x2及x3进行运算产生输出资料y1、y2及y3，处理器16可以根据输出资料y1、y2及y3判断声音大小。第二个运算电路20’以第二组权重对运算电路20的输出资料y1、y2及y3再次进行运算产生输出资料y1’、y2’及y3’，处理器16可以根据输出资料y1’、y2’及y3’判断声音频率或关键字。当所需要的运算层数越多，就需要越多组的运算电路，导致面积也跟着增加。
5.已知的运算电路20是使用nor快闪存储器来储存权重资料，但nor快闪存储器难以实现多层次储存(multi-level cell)，故存储器单元运算的位元数有限。另外nor快闪存储器在制程微缩与操作速度上也已达到瓶颈。


技术实现要素：

6.本发明的目的在于，提出一种仿模拟存储器运算电路(pseudo-analog memory computing circuit)。
7.根据本发明，一种仿模拟存储器运算电路包括至少一输入电路、至少一输出电路以及至少一仿模拟存储器运算单元。每一个仿模拟存储器运算单元具有至少一输入端连接该至少一输入电路的其中一个，以及至少一输出端连接该至少一输出电路的其中一个。该
每一个仿模拟存储器运算单元还具有至少一个权重模式。该每一个仿模拟存储器运算单元根据所选择的权重模式的权重及所连接的输入电路的至少一输入信号进行运算，以在该至少一输出端产生至少一第一运算结果至所连接的输出电路。
8.本发明的仿模拟存储器运算电路具有较好的计算能力，而且能根据不同权重模式改变权重，能用同一个仿模拟存储器运算电路进行多层运算，以减少面积。
附图说明
9.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
10.图1为传统的计算机架构；
11.图2为公知的运算电路；
12.图3为多层运算的架构；
13.图4为本发明所提供的仿模拟存储器运算电路的第一实施例；
14.图5为图4中仿模拟存储器运算单元ma1的第一实施例；
15.图6为图5中的控制电路的第一实施例；
16.图7为图5中的控制电路的第二实施例；
17.图8为图5中的控制电路的第三实施例；
18.图9为图5中的控制电路的第四实施例；
19.图10为图4中仿模拟存储器运算单元ma1的第二实施例；
20.图11为本发明所提供的仿模拟存储器运算电路的第二实施例；
21.图12为本发明所提供的仿模拟存储器运算电路的第三实施例；
22.图13为本发明所提供的仿模拟存储器运算电路的第四实施例；
23.图14为本发明所提供的仿模拟存储器运算电路进行多层运算的第一实施例；
24.图15为本发明所提供的仿模拟存储器运算电路进行多层运算的第二实施例；
25.符号说明：
26.10、计算机架构，12、存储器，14、汇流排，16、处理器，20、运算电路，20、运算电路，21、数字模拟转换器，22、数字模拟转换器，23、数字模拟转换器，24、模拟数字转换器，25、模拟数字转换器，26、模拟数字转换器，30、运算电路，31、输入电路，32、输入电路，33、输入电路，34、输出电路，35、输出电路，36、输出电路，40、控制电路，401、磁阻式随机存取存储器或电阻式随机存取存储器，402、闩锁电路，403、静态随机存取存储器，41、控制电路，42、控制电路，43、控制电路，44、控制电路，45、控制电路，46、控制电路，47、控制电路，49、电压转换器，50、仿模拟存储器运算电路，51、控制电路，52、控制电路，53、控制电路，54、控制电路，55、仿模拟存储器运算电路，56、转换电路，60、仿模拟存储器运算电路，61、控制电路，62、控制电路，63、控制电路，64、控制电路。
具体实施方式
27.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
28.为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
29.图4为本发明所提供的仿模拟存储器运算电路的第一实施例。图4的仿模拟存储器运算电路30包括多个输入电路31、32、33、多个输出电路34、35及36以及多个仿模拟存储器运算单元ma1～mc3。输入电路、输出电路以及仿模拟存储器运算单元的数量能根据需求改变，并不限于图4所示的数量，例如可以只有一个输入电路、一个输出电路及一个仿模拟存储器运算单元。在一实施例中，输入电路31、32、33可以是图2中的数字模拟转换器21、22、23，多个输出电路34、35及36可以是图2中的模拟数字转换器24、25、26。在一实施例中，输入电路31、32、33也可以是金属线，在此情况下，输入资料x1、x2及x3分别等于输入信号v1、v2及v3，而且输入资料x1、x2及x3为模拟信号。
30.仿模拟存储器运算单元ma1～mc3的电路架构是相同的，故在此只以仿模拟存储器运算单元ma1为例来说明。图5为仿模拟存储器运算单元ma1的第一实施例，仿模拟存储器运算单元ma1连接在输入电路31及输出电路34之间，具有多个权重模式以提供多个权重。仿模拟存储器运算单元ma1具有一输入端in1连接输入电路31以及一输出端out1连接输出电路34。仿模拟存储器运算单元ma1根据所选择的权重模式的权重及输入端in1接收的输入信号v1进行运算，以产生一运算结果i1至所连接的输出电路34。仿模拟存储器运算单元ma1包括多个仿模拟存储器运算子单元mas，每一个仿模拟存储器运算子单元mas包括一个设定等效电阻r1、r2、r3、r4、r5、r6、r7或r8、一个开关s1、s2、s3、s4、s5、s6、s7或s8以及一个控制电路40、41、42、43、44、45、46或47。设定等效电阻r1～r8的电阻值可以不相同，例如设定等效电阻r1～r8的电阻值分别为r、2r、4r、8r、16r、32r、64r及128r。每一个设定等效电阻r1、r2、r3、r4、r5、r6、r7及r8可以由至少一个电阻组成，或是由至少一个在线性区操作的晶体管组成。开关s1～s8分别与设定等效电阻r1～r8串联在输入电路31及输出电路34之间。在图5的实施例中，开关s1～s8连接在设定等效电阻r1～r8和输出端out1之间，但在其它实施例中，开关s1～s8也可以连接在输入端in1和设定等效电阻r1～r8之间。控制电路40～47分别连接开关s1～s8，控制电路40～47根据所选择的权重模式控制开关s1～s8的打开(on)或关闭(off)以决定仿模拟存储器运算单元ma1的权重。仿模拟存储器运算子单元mas的数量能根据需求增加或减少，并不限于图5所示的数量。仿模拟存储器运算子单元mas的数量越多，仿模拟存储器运算单元ma1越近似模拟电路以提供模拟特性的权重。
31.图6为图5中的控制电路40的第一实施例，其包括开关sw1、开关sw2、磁阻式随机存取存储器(mram)或电阻式随机存取存储器(rram)401、参考电阻rref以及闩锁电路402。mram或rram 401与开关sw1串联在电源vdd及参考电阻rref之间，开关sw2连接在参考电阻rref及闩锁电路402之间。当仿模拟存储器运算电路30进入多个权重模式的第一权重模式时，开关sw1及sw2被打开(on)，故电源vdd被提供至mram或rram 401使mram或rram 401被启动，mram或rram 401会根据所储存用于决定第一权重模式的权重的资料产生对应的电流im给参考电阻rref以产生控制信号vm，闩锁电路402储存控制信号vm并将控制信号vm提供至开关s1以打开或关闭开关s1。闩锁电路402储存控制信号vm后，开关sw1及sw2可以关闭以关
闭mram或rram 401，因而降低功耗。
32.图7为图5中的控制电路40的第二实施例，图7的控制电路40与图6的控制电路相似，差别在于，图7的控制电路40省略了参考电阻rref。当运算电路30进入多个权重模式的第一权重模式时，开关sw1及sw2被打开(on)，故电源vdd被提供至mram或rram 401使mram或rram 401被启动，mram或rram 401根据所储存用于决定第一权重模式的权重的资料产生对应的控制信号vm，闩锁电路402储存控制信号vm并将控制信号vm提供至开关s1以打开或关闭开关s1。闩锁电路402储存控制信号vm后，开关sw1及sw2可以关闭以关闭mram或rram 401，因而降低功耗。
33.在图5、图6及图7的实施例中，本发明使用具有mram或rram 401的控制电路加上开关与电阻所组成的仿模拟存储器运算单元ma1，可以提供模拟特性的权重，相较于公知的nor快闪存储器较难以实现多层次储存(multi-level cell)的问题，本发明的一个仿模拟存储器运算单元可以实现多位元的运算。mram或rram 401可用于先进制程中，并具有较好的操作速度或较低的操作电压。此外，图6及图7的实施例无需使用sram，也不用将mram或rram 401的资料载入sram，故可以减少面积及操作时间。
34.图8为图5中的控制电路40的第三实施例，其利用一sram 403依据所储存用于决定不同的权重模式的权重的资料来提供不同的控制信号vm来控制开关s1。图9为图5中的控制电路40的第四实施例，其是将图6及图8的电路整合在一起，使用者可以根据需求选择用图6或图8的操作方式。
35.在图6至图9中，存储器401或403也可以是相变化存储器、铁电随机存取存储器、碳纳米管存储器、浮动闸存储器、电荷捕捉式存储器或动态随机存取存储器。
36.图5中的控制电路41～47的电路架构与控制电路40相同，故不再赘述。
37.在图5中，每一个开关s1～s8只连接一个控制电路40～47，但每一个开关s1～s8可以连接两个以上的控制电路。图10为图4中仿模拟存储器运算单元ma1的第二实施例，为方便说明，图10为开关s1及连接开关s1的多个控制电路51～54，仿模拟存储器运算单元ma1的其它部分可参见图5。在图10中，多个控制电路51～54分别对应多个权重模式，例如，在第一权重模式时，控制电路51被启动以控制开关s1，在第二权重模式时，控制电路52被启动以控制开关s1，在第三权重模式时，控制电路53被启动以控制开关s1，在第四权重模式时，控制电路54被启动以控制开关s1，控制电路51～54的详细电路可参照图6至图9。
38.图11为本发明所提供的仿模拟存储器运算电路的第二实施例，仿模拟存储器运算电路50包括一输入电路31、一输出电路34、一电压转换器49及仿模拟存储器运算单元ma1。电压转换器49连接在输入电路31和仿模拟存储器运算单元ma1之间。仿模拟存储器运算单元ma1连接在电压转换器49和输出电路34之间，具有多个权重模式以提供多个权重。仿模拟存储器运算单元ma1具有多个输入端in1、in2、in3、in4、in5、in6、in7及in8连接电压转换器49，以及一输出端out1连接输出电路34。图11的仿模拟存储器运算单元ma1与图5一样包括多个仿模拟存储器运算子单元mas。该多个仿模拟存储器运算子单元mas分别连接多个输入端in1、in2、in3、in4、in5、in6、in7及in8。该电压转换器49将来自输入电路31的电压v1转换为多个电压v11、v12、v13、v14、v15、v16、v17、v18分别提供给多个仿模拟存储器运算子单元mas。多个仿模拟存储器运算子单元mas中的电阻r1～r8的电阻值可以相同，也可以不同。控制电路40～47根据当前所选择的权重模式控制开关s1～s8的打开(on)或关闭(off)以决定
仿模拟存储器运算单元ma1的权重，进而产生运算结果ia。图11的控制电路40～47的详细电路可参照图6至图9。
39.在图11中，仿模拟存储器运算电路50只显示一个输入电路31、一个输出电路34及一个仿模拟存储器运算单元ma1，但仿模拟存储器运算电路50也可以如图4般具有多个输入电路31、32及33、多个输出电路34、35及36以及多个仿模拟存储器运算单元ma1～mc3。每一个仿模拟存储器运算单元可以有各自的电压转换器49，也可以多个仿模拟存储器运算单元共享一个电压转换器49，例如连接输入电路31的仿模拟存储器运算单元ma1、mb1及mc1共享第一个电压转换器49，连接输入电路32的仿模拟存储器运算单元ma2、mb2及mc2共享第二个电压转换器49，连接输入电路33的仿模拟存储器运算单元ma3、mb3及mc3共享第三个电压转换器49。
40.图12为本发明所提供的仿模拟存储器运算电路的第三实施例，为方便说明，图12的仿模拟存储器运算电路55只显示一输入电路31’、一仿模拟存储器运算单元ma1’、一转换电路56及一输出电路34。仿模拟存储器运算电路55也可以如图4的电路般，具有多个输入电路、多个仿模拟存储器运算单元及多个输出电路，在此情况下，仿模拟存储器运算电路55还包括多个转换电路56分别连接多个仿模拟存储器运算单元。在图12中，输入电路31’可以是数字模拟转换器，输入电路31’将输入资料da中的高位元组资料转换为输入信号vs1，将输入资料da中的低位元组资料转换为输入信号vs2。仿模拟存储器运算单元ma1’具有两个输入端in1及in2与两个输出端out1及out2。仿模拟存储器运算单元ma1’包括多个仿模拟存储器运算子单元mas1～mas8，其中仿模拟存储器运算子单元mas1～mas4连接在输入端in1及输出端out1之间，仿模拟存储器运算子单元mas5～mas8连接在输入端in2及输出端out2之间。每一个仿模拟存储器运算子单元mas1～mas8包括一个设定等效电阻r1、r2、r3、r4、r5、r6、r7或r8、一个开关s1、s2、s3、s4、s5、s6、s7或s8与一个控制电路40、41、42、43、44、45、46或47。控制电路40～47根据权重模式分别控制开关s1～s8、以决定仿模拟存储器运算子单元mas1～mas8打开或关闭。仿模拟存储器运算子单元mas1～mas4根据输入信号vs1产生一运算结果i1。仿模拟存储器运算子单元mas5～mas8根据输入信号vs2产生一运算结果i2。转换电路56根据运算结果i2产生一运算结果i3，可以实现转换电路56的电路有很多，例如转换电路56可以是除法器将运算结果i2除上一预设值而产生运算结果i3。运算结果i1及i3会叠加形成运算结果ia提供至输出电路34。图12的控制电路40～47的具体电路可参照图6至图9。
41.图13为本发明所提供的仿模拟存储器运算电路的第四实施例。图13的仿模拟存储器运算电路60包括一输入电路31、一仿模拟存储器运算单元ma1”及一输出电路34。仿模拟存储器运算单元ma1”具有一输入端in1连接输入电路31，以及两输出端out1及out2连接输出电路34。输入电路31提供一输入信号v1至输入端in1。仿模拟存储器运算单元ma1”的输出端out1及out2用于提供运算结果ip及in至输出电路34。仿模拟存储器运算单元ma1”包括多个仿模拟存储器运算子单元mas。每一个仿模拟存储器运算子单元mas包括一个设定等效电阻rpn1或rpn2、两个开关s1p与s1n或是s8p与s8n以及两个控制电路61与62或是63与64。多个仿模拟存储器运算子单元mas的操作原理都相同，在此仅以多个仿模拟存储器运算子单元mas中的第一个为例来说明。设定等效电阻rpn1连接仿模拟存储器运算单元ma1”的输入端in1。开关s1p连接在设定等效电阻rpn1及仿模拟存储器运算单元ma1”的输出端out1之
间。开关sln连接至设定等效电阻rpn1及仿模拟存储器运算单元ma1”的输出端out2之间。在图13的实施例中，仿模拟存储器运算子单元mas的控制电路61及62会根据输入信号v1的极性以及权重的极性来打开开关s1p或开关s1n。例如当输入信号v1的极性与权重的极性都为正极性“1”或都为负极性“0”时，控制电路61打开开关slp而控制电路62关闭开关sln，以产生运算结果ip至输出电路34。当输入信号v1的极性与权重的极性不相同(一为正极性“1”，一为负极性“0”)时，控制电路61关闭开关slp而控制电路62打开开关sln，以产生运算结果in至输出电路34。在一实施例中，可以通过一xor闸(图中未示)来判断输入信号v1的极性与权重的极性是否相同，该xor闸可以设置在控制电路61及62中。
42.图14为本发明所提供的仿模拟存储器运算电路进行多层运算的第一实施例。参照图4，当仿模拟存储器运算电路30在第一权重模式时，仿模拟存储器运算单元ma1、ma2及ma3分别根据输入电路31、32及33提供的输入信号v1、v2及v3与第一权重模式的权重产生运算结果i1、i2及i3，运算结果i1、i2及i3叠加形成运算结果ia，输出电路34根据运算结果ia产生输出资料y1。同样的，仿模拟存储器运算单元mb1、mb2及mb3分别根据输入信号v1、v2及v3与第一权重模式的权重产生运算结果i4、i5及i6，运算结果i4、i5及i6叠加形成运算结果ib，输出电路35根据运算结果ib产生输出资料y2。仿模拟存储器运算单元mc1、mc2及mc3分别根据输入信号v1、v2及v3与第一权重模式的权重产生运算结果i7、i8及i9，运算结果i7、i8及i9叠加形成运算结果ic，输出电路36根据运算结果ic产生输出资料y3。参照图14，在第一权重模式结束运算后，仿模拟存储器运算单元ma1～mc3进入第二权重模式，此时，在第一权重模式所得到的输出资料y1、y2及y3可以分别提供至输入电路31、32及33以产生第二输入信号v1’、v2’及v3’。在其它实施例中，第一输出资料y1、y2及y3也可以先经过转换后再提供至输入电路31、32及33，例如先将第一输出资料y1、y2及y3分别乘上或除以一预设值后再提供至输入电路31、32及33。仿模拟存储器运算单元ma1～mc3再将第二输入信号v1’、v2’及v3’与第二权重模式的权重进行运算得到运算结果ia’、ib’及ic’，输出电路34、35及36再根据运算结果ia’、ib’及ic’产生第二输出资料y1’、y2’及y3’。本发明无需再增加仿模拟存储器运算电路来进行多层运算，故相较于公知技术可以达到减少面积的功效。
43.在图14中，第一个输出电路34的输出资料y1反馈到第一个输入电路31，第二个输出电路35的输出资料y2反馈到第二个输入电路32，第三个输出电路36的输出资料y3反馈到第三个输入电路33，但本发明并不局限于此。图15为本发明所提供的仿模拟存储器运算电路在进行多层运算的第二实施例，第一个输出电路34的输出资料y1反馈到第二个输入电路32，第二个输出电路35的输出资料y2反馈到第三个输入电路33，第三个输出电路36的输出资料y3反馈到第一个输入电路31。
44.本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，根据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。