移位寄存器单元及其控制方法、栅极驱动电路与流程

1.本公开涉及数字电路技术领域，并且具体地涉及一种移位寄存器单元及其控制方法、栅极驱动电路。


背景技术：

2.在目前oled显示领域，通过goa(gate on array)电路及时序设计来驱动显示屏显示。相关技术中，在进行内部补偿时主要采用两种驱动模式，分别为pe(progressive emission)逐行顺序驱动模式与se(simultaneous emission)全屏同时驱动模式。pe驱动模式为逐行复位 补偿 发光，se模式为采用全屏复位 补偿，而后逐行写入数据，最后全屏同时发光。该两种驱动模式下，往往需要多个goa来分别产生用于复位、补偿和数据写入的栅极驱动信号，这些goa的晶体管和信号线数量较多且连线跨线多，占用空间大。


技术实现要素：

3.在一个方面，提供一种移位寄存器单元，包括但不限于：第一输入电路，连接第一控制信号端、电源信号端和所述移位寄存器单元的上拉节点，被配置为在所述第一控制信号端的信号控制下将所述电源信号端的电位提供至所述上拉节点；第一复位电路，连接第二控制信号端、所述电源信号端、参考信号端、所述上拉节点和所述移位寄存器单元的下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点并将所述参考信号端的电位提供至所述上拉节点；第二输入电路，连接输入信号端、第三控制信号端、时钟信号端和所述上拉节点，被配置为在所述第三控制信号端和所述时钟信号端的控制下将所述输入信号端的电位提供至所述上拉节点；第二复位电路，连接至所述时钟信号端、所述输入信号端、所述电源信号端和所述下拉节点，被配置为在所述时钟信号端和所述输入信号端的控制下控制所述下拉节点的电位；输出电路，连接所述上拉节点、所述下拉节点、所述电源信号端、所述参考信号端和所述输出信号端，被配置为在所述上拉节点的电位的控制下将所述电源信号端的信号提供至所述输出信号端，以及在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述输出信号端；以及控制电路，连接所述上拉节点和所述下拉节点，被配置为根据所述上拉节点的电位来下拉所述下拉节点的电位，以及根据所述下拉节点的电位来下拉所述上拉节点的电位。
4.在本公开的示例性实施方式中，所述第二复位电路还被配置为在所述时钟信号端和所述输入信号端的控制下将所述电源信号端与所述下拉节点电隔离。
5.在本公开的示例性实施方式中，所述第二输入电路包括：第一晶体管，所述第一晶体管的栅极连接所述时钟信号端，所述第一晶体管的第一极连接所述输入信号端；第二晶体管，所述第二晶体管的栅极连接所述第三控制信号端，所述第二晶体管的第一极连接所述第一晶体管的第二极，所述第二晶体管的第二极连接所述上拉节点。
6.在本公开的示例性实施方式中，所述时钟信号端包括第一时钟信号端和第二时钟信号端，所述第一晶体管的栅极连接所述第一时钟信号端，所述第二输入电路还包括：第三
晶体管，所述第三晶体管的栅极连接所述上拉节点，所述第三晶体管的第一极连接所述第二时钟信号端；第四晶体管，所述第四晶体管的栅极连接所述第三控制信号端，所述第四晶体管的第一极连接所述第三晶体管的第二极；第一电容，所述第一电容的第一端连接所述上拉节点，所述第一电容的第二端连接所述第四晶体管的第二极。
7.在本公开的示例性实施方式中，所述时钟信号端包括第一时钟信号端和第二时钟信号端，所述第二复位电路包括：第五晶体管，所述第五晶体管的栅极连接所述第二时钟信号端，所述第五晶体管的第一极连接所述电源信号端；第六晶体管，所述第六晶体管的栅极连接所述输入信号端，所述第六晶体管的第一极连接所述第二时钟信号端，所述第六晶体管的第二极连接所述第五晶体管的第二极；第七晶体管，所述第七晶体管的栅极连接所述第五晶体管的第二极，所述第七晶体管的第一极连接所述第一时钟信号端；第八晶体管，所述第八晶体管的栅极连接所述第一时钟信号端，所述第八晶体管的第一极连接所述第七晶体管的第二极，所述第八晶体管的第二极连接所述下拉节点；第二电容，所述第二电容的第一端连接所述第七晶体管的栅极，所述第二电容的第二端连接所述第七晶体管的第二极。
8.在本公开的示例性实施方式中，所述第二复位电路还包括：第九晶体管，所述第九晶体管的栅极连接所述第二控制信号端，所述第九晶体管的第一极连接所述电源信号端，所述第九晶体管的第二极连接所述第五晶体管的第二极。
9.在本公开的示例性实施方式中，所述输出电路包括：第十晶体管，所述第十晶体管的栅极连接所述上拉节点，所述第十晶体管的第一极连接所述电源信号端，所述第十晶体管的第二极连接所述输出信号端；第十一晶体管，所述第十一晶体管的栅极连接所述下拉节点，所述第十一晶体管的第一极连接所述参考信号端，所述第十一晶体管的第二极连接所述输出信号端；第三电容，所述第三电容的第一端连接所述上拉节点，所述第三电容的第二端连接所述输出信号端；第四电容，所述第四电容的第一端连接所述下拉节点，所述第四电容的第二端连接所述参考信号端。
10.在本公开的示例性实施方式中，所述第一复位电路包括：第一复位子电路，连接所述第二控制信号端、所述参考信号端和所述上拉节点，被配置为在所述第二控制信号端的信号的控制下将所述参考信号端的电位提供至所述上拉节点；第二复位子电路，连接所述第二控制信号端、所述电源信号端和所述下拉节点，被配置为在所述第二控制信号端的信号的控制下将所述电源信号端的电位提供至所述下拉节点。
11.在本公开的示例性实施方式中，所述第一复位子电路包括：第十二晶体管，所述第十二晶体管的栅极连接所述第二控制信号端，所述第十二晶体管的第一极连接所述参考信号端，所述第十二晶体管的第二极连接所述上拉节点。
12.在本公开的示例性实施方式中，所述第一复位子电路包括：第十三晶体管，所述第十三晶体管的栅极连接所述第二控制信号端，所述第十三晶体管的第一极连接所述参考信号端；以及第十四晶体管，所述第十四晶体管的栅极连接所述第二控制信号端，所述第十四晶体管的第一极连接所述第十三晶体管的第二极，所述第十四晶体管的第二极连接所述上拉节点。
13.在本公开的示例性实施方式中，所述第二复位子电路包括：第十五晶体管，所述第十五晶体管的栅极连接所述第二控制信号端，所述第十五晶体管的第一极连接所述电源信号端，所述第十五晶体管的第二极连接所述下拉节点。
14.在本公开的示例性实施方式中，所述第一输入电路包括：第十六晶体管，所述第十六晶体管的栅极连接所述第一控制信号端，所述第十六晶体管的第一极连接所述电源信号端，所述第十六晶体管的第二极连接所述上拉节点。
15.在本公开的示例性实施方式中，所述控制电路包括：第一控制子电路，连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述下拉节点的电位的控制下将所述参考信号端的电位提供至所述上拉节点；第二控制子电路，连接所述上拉节点、所述下拉节点和所述参考信号端，被配置为在所述上拉节点的电位的控制下将所述参考信号端的电位提供至所述下拉节点。
16.在本公开的示例性实施方式中，所述第一控制子电路包括：第十七晶体管，所述第十七晶体管的栅极连接所述下拉节点，所述第十七晶体管的第一极连接所述参考信号端，所述第十七晶体管的第二极连接所述上拉节点。
17.在本公开的示例性实施方式中，所述第一控制子电路包括：第十八晶体管，所述第十八晶体管的栅极连接所述下拉节点，所述第十八晶体管的第一极连接所述参考信号端；第十九晶体管，第十九晶体管的栅极连接所述下拉节点，所述第十九晶体管的第一极连接所述第十八晶体管的第二极，所述第十九晶体管的第二极连接所述上拉节点。
18.在本公开的示例性实施方式中，所述第二控制子电路包括第二十晶体管，所述第二十晶体管的栅极连接所述上拉节点，所述第二十晶体管的第一极连接所述参考信号端，所述第二十晶体管的第二极连接所述下拉节点。
19.在本公开的示例性实施方式中，所述第二控制子电路包括：第二十一晶体管，所述第二十一晶体管的栅极连接所述上拉节点，所述第二十一晶体管的第一极连接所述参考信号端；第二十二晶体管，所述第二十二晶体管的栅极连接所述上拉节点，所述第二十二晶体管的第一极连接所述第二十一晶体管的第二极，所述第二十二晶体管的第二极连接所述下拉节点。
20.在本公开的示例性实施方式中，所述第一复位电路的第一复位子电路包括第十三晶体管和第十四晶体管，所述控制电路的第一控制子电路包括第十八晶体管和第十九晶体管，所述移位寄存器单元还包括：第二十三晶体管，所述第二十三晶体管的栅极连接所述上拉节点，所述第二十三晶体管的第一极连接所述电源参考信号端，所述第二十三晶体管的第二极连接所述第十三晶体管的第二极、所述第十四晶体管的第一极、所述第十八晶体管的第二极和所述第十九晶体管的第一极。
21.在本公开的示例性实施方式中，移位寄存器单元还包括：负载电路，所述输出电路通过所述负载电路连接至所述移位寄存器单元的输出信号端。
22.本公开的第二方面提供了一种栅极驱动电路，包括多级级联的如上文所述的移位寄存器单元。
23.在本公开的示例性实施方式中，每个移位寄存器单元的第一控制信号端连接为接收第一控制信号，第二控制信号端连接为接收第二控制信号，第三控制信号端连接为接收第三控制信号；第n级移位寄存器单元的输入信号端连接第n-x级移位寄存器单元的输出信号端，其中n为大于1的整数，x为大于或等于1的整数；第n-x级移位寄存器单元的第一时钟信号端连接为接收第一时钟信号，第n-x级移位寄存器单元的第二时钟信号端连接为接收第二时钟信号；第n级移位寄存器单元的第一时钟信号端连接为接收第二时钟信号，第n级
移位寄存器单元的第二时钟信号端连接为接收第一时钟信号。
24.本公开的第三方面提供了一种如上文所述的移位寄存器单元的控制方法，包括：在第一阶段，第一输入电路在第一控制信号端的信号控制下将电源信号端的电位提供至上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第一复位电路在第二控制信号端的信号的控制下将所述电源信号端的电位提供至下拉节点并将参考信号端的电位提供至所述上拉节点，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位；在第二阶段，第二输入电路在第三控制信号端和时钟信号端的控制下将输入信号端的电位提供至所述上拉节点，上拉节点的电位使输出电路将所述电源信号端的信号提供至输出信号端并使控制电路将下拉节点的电位下拉，第二复位电路在所述时钟信号端、所述输入信号端和所述电源信号端的信号的控制下上拉所述下拉节点的电位，下拉节点的电位使输出电路将所述参考信号端的信号提供至所述输出信号端并使控制电路下拉所述上拉节点的电位。
25.在本公开的示例性实施方式中，所述的方法还包括：在第一阶段，第二复位电路在所述时钟信号端和所述输入信号端的控制下将所述电源信号端与所述下拉节点电隔离。
附图说明
26.为了更清楚地说明本公开文本的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开文本的一些实施例，而非对本公开文本的限制，其中：
27.图1示意性示出了本公开一个示例性实施例的移位寄存器单元的示意框图；
28.图2示意性示出了本公开另一个示例性实施例的移位寄存器单元的电路图；
29.图3示意性示出了本公开又一个示例性实施例的移位寄存器单元的电路图；
30.图4示意性示出了本公开一个示例性实施例的栅极驱动电路的示意框图；
31.图5示意性示出了本公开一个示例性实施例的移位寄存器单元的信号时序图；
32.图6示意性示出了本公开一个示例性实施例的移位寄存器单元的信号时序的仿真图；
33.图7示意性示出了本公开一个示例性实施例的栅极驱动电路的信号时序的仿真图；
34.图8示意性示出了本公开一个示例性实施例的栅极驱动电路的驱动效果图。
具体实施方式
35.虽然将参照含有本公开的较佳实施例的附图充分描述本公开，但在此描述之前应了解本领域的普通技术人员可修改本文中所描述的公开，同时获得本公开的技术效果。因此，须了解以上的描述对本领域的普通技术人员而言为一广泛的揭示，且其内容不在于限制本公开所描述的示例性实施例。
36.另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。在其他情况下，公知的结构和装置以图示的方式体现以简化附图。
37.下面结合图1至图8对本公开实施例的移位寄存器单元及其控制方法、栅极驱动电路进行详细说明。
38.图1示意性示出了本公开一个示例性实施例的移位寄存器单元的示意框图。如图1所示，本公开实施例的移位寄存器单元包括第一输入电路100、第二输入电路200、第一复位电路300、第二复位电路400、输出电路500和控制电路600。
39.第一输入电路100连接第一控制信号端sc1、电源信号端vgh和移位寄存器单元的上拉节点q。第一输入电路100可以在第一控制信号端sc1的信号控制下将电源信号端vgh的电位提供至上拉节点q。
40.第一复位电路300连接第二控制信号端sc2、电源信号端vgh、参考信号端vgl、上拉节点q和移位寄存器单元的下拉节点qb。第一复位电路300可以在第二控制信号端sc2的信号的控制下将电源信号端vgh的电位提供至下拉节点qb并将参考信号端vgl的电位提供至上拉节点q。
41.第二输入电路200连接输入信号端stu、第三控制信号端sc3、时钟信号端clk和上拉节点q。第二输入电路200可以在第三控制信号端sc3和时钟信号端clk的控制下将输入信号端stu的电位提供至上拉节点q。
42.第二复位电路400连接至时钟信号端clk、输入信号端stu、电源信号端vgh和下拉节点qb。第二复位电路400可以在时钟信号端和输入信号端stu的控制下上拉该下拉节点qb的电位。
43.输出电路500连接上拉节点q、下拉节点qb、电源信号端vgh、参考信号端vgl和输出信号端out。输出电路500可以在上拉节点q的电位的控制下将电源信号端vgh的信号提供至输出信号端out，以及在下拉节点qb的电位的控制下将参考信号端vgl的电位提供至输出信号端out。
44.控制电路600连接上拉节点q和下拉节点qb。控制电路600可以根据上拉节点q的电位来下拉该下拉节点qb的电位，以及根据下拉节点qb的电位来下拉该上拉节点q的电位。
45.在一些实施例中，第二复位电路400还可以在时钟信号端clk和输入信号端stu的控制下将电源信号端vgh与下拉节点qb电隔离。
46.本公开的实施例通过在移位寄存器单元中设置两组输入电路和复位电路，能够分别产生用于补偿和复位的栅极驱动信号和用于数据写入的栅极驱动信号，并且使二者不相互影响，从而可以代替多个移位寄存器单元来实现se扫描。
47.图2示意性示出了本公开另一个示例性实施例的移位寄存器单元的电路图。
48.如图2所示，移位寄存器单元包括第一输入电路100、第二输入电路200、第一复位电路、第二复位电路400、输出电路500和控制电路600。以上对于第一输入电路100、第二输入电路200、第一复位电路300、第二复位电路400、输出电路500和控制电路600的描述同样适用于本实施例。
49.一些实施例中，如图2所示，时钟信号端可以包括第一时钟信号端ck和第二时钟信号端xck。
50.第二输入电路200可以包括第一晶体管t1和第二晶体管t2。第一晶体管t1的栅极连接时钟信号端(在本实施例中连接第一时钟信号端xck)，第一晶体管t1的第一极连接输入信号端stu。第二晶体管t2的栅极连接第三控制信号端sc3，第二晶体管t2的第一极连接
第一晶体管t1的第二极，第二晶体管t2的第二极连接上拉节点q。
51.第二复位电路400可以包括第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第二电容c2。第五晶体管t5的栅极连接第二时钟信号端ck，第五晶体管t5的第一极连接电源信号端vgh。第六晶体管t6的栅极连接输入信号端stu，第六晶体管t6的第一极连接第二时钟信号端ck，第六晶体管t6的第二极连接第五晶体管t5的第二极。第七晶体管t7的栅极连接第五晶体管t5的第二极，第七晶体管t7的第一极连接第一时钟信号端xck。第八晶体管t8的栅极连接第一时钟信号端xck，第八晶体管t8的第一极连接第七晶体管t7的第二极，第八晶体管t8的第二极连接下拉节点qb。第二电容c2的第一端连接第七晶体管t7的栅极，第二电容c2的第二端连接第七晶体管t7的第二极。
52.在一些实施例中，第二复位电路400还可以包括第九晶体管t9。第九晶体管t9的栅极连接第二控制信号端sc2，第九晶体管t9的第一极连接电源信号端vgh，第九晶体管的第二极连接第五晶体管t5的第二极。
53.在一些实施例中，所述输出电路500可以包括：第十晶体管t10、第十一晶体管t11、第三电容c3和第四电容c4。第十晶体管t10的栅极连接上拉节点q，第十晶体管t10的第一极连接电源信号端vgh，第十晶体管的第二极连接输出信号端out。第十一晶体管t11的栅极连接下拉节点qb，第十一晶体管t11的第一极连接参考信号端vgl，第十一晶体管t11的第二极连接输出信号端out。第三电容c3的第一端连接上拉节点q，第三电容c3的第二端连接输出信号端out。第四电容c4的第一端连接下拉节点qb，第四电容c4的第二端连接参考信号端vgl。
54.在一些实施例中，如图2所示，第一复位电路可以包括第一复位子电路310和第二复位子电路320。
55.第一复位子电路310连接第二控制信号端sc2、参考信号端vgl和上拉节点q。第一复位子电路310可以在第二控制信号端sc2的信号的控制下将参考信号端vgl的电位提供至上拉节点q。在一些实施例中，第一复位子电路310可以包括第十二晶体管t12。第十二晶体管t12的栅极连接第二控制信号端sc2，第十二晶体管t12的第一极连接参考信号端vgl，第十二晶体管的第二极连接上拉节点q。
56.第二复位子电路320连接第二控制信号端sc2、电源信号端vgh和下拉节点qb。第二复位子电路320可以在第二控制信号端sc2的信号的控制下将电源信号端vgh的电位提供至下拉节点qb。在一些实施例中，第二复位子电路320包括第十五晶体管t15。第十五晶体管t15的栅极连接第二控制信号端sc2，第十五晶体管t15的第一极连接电源信号端vgh，第十五晶体管的第二极连接下拉节点qb。
57.在一些实施例中，第一输入电路100可以包括第十六晶体管t16。第十六晶体管t16的栅极连接第一控制信号端sc1，第十六晶体管t16的第一极连接电源信号端vgh，第十六晶体管的第二极连接上拉节点q。
58.在一些实施例中，控制电路600可以包括第一控制子电路610和第二控制子电路620。
59.第一控制子电路610连接上拉节点q、下拉节点qb和参考信号端vgl。第一控制子电路610可以在下拉节点qb的电位的控制下将参考信号端vgl的电位提供至上拉节点q。在一些实施例中，第一控制子电路610包括第十七晶体管t17。第十七晶体管t17的栅极连接下拉
节点qb，第十七晶体管t17的第一极连接参考信号端vgl，第十七晶体管的第二极连接上拉节点q。
60.第二控制子电路620连接上拉节点q、下拉节点qb和参考信号端vgl。第二控制子电路620可以在上拉节点q的电位的控制下将参考信号端vgl的电位提供至下拉节点qb。在一些实施例中，第二控制子电路包括第二十晶体管t20。第二十晶体管t20的栅极连接上拉节点q，第二十晶体管t20的第一极连接参考信号端vgl，第二十晶体管的第二极连接下拉节点qb。
61.图3示意性示出了本公开又一个示例性实施例的移位寄存器单元的电路图。
62.如图3所示，与图2类似，移位寄存器单元包括第一输入电路100、第二输入电路200’、第一复位电路、第二复位电路400、输出电路500和控制电路600’。第一输入电路100、第二复位电路400可以输出电路500可以分别与上述第一输入电路100、第二复位电路400和输出电路500相同，这里不再赘述。为了简明起见，下面将主要对区别部分进行详细说明。
63.如图3所示，第二输入电路200’除了包括第一晶体管t1和第二晶体管t2之外，还包括第三晶体管t3、第四晶体管t4以及第一电容c1。
64.第一晶体管t1的栅极连接第一时钟信号端xck，第一晶体管t1的第一极连接输入信号端stu。第二晶体管t2的栅极连接第三控制信号端sc3，第二晶体管t2的第一极连接第一晶体管t1的第二极，第二晶体管t2的第二极连接上拉节点q。第三晶体管t3的栅极连接上拉节点q，第三晶体管的第一极连接第二时钟信号端。第四晶体管t4的栅极连接第三控制信号端sc3，第四晶体管t4的第一极连接第三晶体管t3的第二极。第一电容c1的第一端连接上拉节点q，第一电容c1的第二端连接第四晶体管t4的第二极。
65.如图3所示，第一复位电路包括第一复位子电路310’和第二复位子电路320。与图2的第一复位子电路310不同，第一复位子电路310’包括第十三晶体管t13和第十四晶体管t14。第十三晶体管t13的栅极连接第二控制信号端sc2，第十三晶体管t13的第一极连接参考信号端vgl。第十四晶体管t14的栅极连接第二控制信号端sc2，第十四晶体管的第一极连接第十三晶体管t13的第二极，第十四晶体管t14的第二极连接上拉节点q。第二复位子电路320可以与以上参考图2描述的第二复位子电路320相同，这里不再赘述。
66.控制电路600’包括第一控制子电路610’和第二控制子电路620’。与图2的第一控制子电路610不同，第一控制子电路610’包括第十八晶体管t18和第十九晶体管t19。第十八晶体管t18的栅极连接下拉节点qb，第十八晶体管的第一极连接参考信号端vgl。第十九晶体管t19的栅极连接下拉节点qb，第十九晶体管t19的第一极连接第十八晶体管的第二极，第十九晶体管的第二极连接上拉节点q。与图2的第二控制子电路620不同，第二控制子电路620’包括第二十一晶体管t21第二十二晶体管t22。第二十一晶体管t21的栅极连接上拉节点q，第二十一晶体管的第一极连接参考信号端vgl。第二十二晶体管t22的栅极连接上拉节点q，第二十二晶体管的第一极连接第二十一晶体管的第二极，第二十二晶体管的第二极连接下拉节点qb。
67.在图3中，第十三晶体管t13的第二极、第十四晶体管t14的第一极、第十八晶体管t18的第二极和第十九晶体管t19的第一极连接于节点off。在一些实施例中，移位寄存器单元还可以包括第二十三晶体管t23。第二十三晶体管t23的栅极连接上拉节点q，第二十三晶体管t23的第一极连接电源信号端vgh，第二十三晶体管t23的第二极连接节点off。当上拉
节点q为高电平时，第二十三晶体管t23导通，从而将电源信号端vgh的高电平提供至节点off。在这种情况下，第十四晶体管t14的第一极和第二极均为高电平，从而可以防止第十四晶体管t14漏电。类似地，第十九晶体管t19的第一极和第二极也均为高电平，从而可以防止第十九晶体管t19漏电。
68.在一些实施例中，移位寄存器单元还包括负载电路700。输出电路500通过负载电路700连接至移位寄存器单元的输出信号端out。如图3所示，负载电路700可以包括多个负载单元，每个负载单元包括电阻r和电容c。在一个负载单元中，电阻r的第一端作为负载单元的输入端，电阻r的第二端作为负载单元的输出端，电容c的第一端与电阻r的第二端连接，电容c的第二端接地。每一级负载单元的输出端与下一级负载单元的输入端连接，从而实现各个负载单元的串联，其中第一级负载单元的输入端与第十晶体管的第二极和第十一晶体管的第二极连接于节点g，最后一级负载单元的输出端作为整个移位寄存器单元的输出信号端out。
69.在本公开的实施例还提供了一种栅极驱动电路，其包括多级级联的如上文所述的移位寄存器单元。下面将参考图4对该栅极驱动电路进行详细说明。
70.图4示意性示出了本公开一个示例性实施例的栅极驱动电路的示意框图。
71.如图4所示，栅极驱动电路包括多级级联的移位寄存器单元goa_1，goa_2，
…
(下文统称移位寄存器单元goa)。
72.每个移位寄存器单元goa的第一控制信号端sc1连接为接收第一控制信号sc1，第二控制信号端sc2连接为接收第二控制信号sc2，第三控制信号端sc3连接为接收第三控制信号sc3。
73.第n级移位寄存器单元的输入信号端stu连接第n-x级移位寄存器单元的输出信号端out，其中n为大于1的整数，x为大于或等于1的整数。例如，如图4所示，x＝1，第1级移位寄存器单元goa_1的输入信号端stu连接为接收启动信号st，第2级移位寄存器单元goa_2的输入信号端stu连接第1级移位寄存器单元goa_1的输出信号端out，第3级移位寄存器单元goa_3的输入信号端stu连接第2级移位寄存器单元goa_2的输出信号端out，以此类推。
74.第n-x级移位寄存器单元的第一时钟信号端xck连接为接收第一时钟信号xck，第n-x级移位寄存器单元的第二时钟信号端ck连接为接收第二时钟信号ck。第n级移位寄存器单元的第一时钟信号端xck连接为接收第二时钟信号ck，第n级移位寄存器单元的第二时钟信号端ck连接为接收第一时钟信号xck。例如，如图4所示，在x＝1的情况下，第1级移位寄存器单元goa_1的第一时钟信号端xck连接为接收第一时钟信号xck，第1级移位寄存器单元goa_1的第二时钟信号端ck连接为接收第二时钟信号ck。第2级移位寄存器单元goa_2的第一时钟信号端xck连接为接收第二时钟信号ck，第2级移位寄存器单元goa_2的第二时钟信号端ck连接为接收第一时钟信号xck。第3级移位寄存器单元goa_3的第一时钟信号端xck连接为接收第一时钟信号xck，第3级移位寄存器单元goa_3的第二时钟信号端ck连接为接收第二时钟信号ck，以此类推。
75.在本公开的实施例中，每个移位寄存器单元goa的电源信号端vgh连接为接收电源信号vgh，每个移位寄存器单元goa的参考信号端vgl连接为接收参考信号vgl。
76.上文虽然以x＝1为例对本公开实施例的栅极驱动电路进行了描述，然而本公开的实施例不限于此。在一些实施例中x可以根据需要设置为其他值，在这种情况下可以适应性
调整时钟信号端处的信号波形和/或时钟信号端的数量，以使其实现与上述栅极驱动电路相同或相似的功能，这里不再赘述。
77.本公开的实施例还提供了一种上文所述的移位寄存器单元的控制方法。该方法适用于上述任意实施例的移位寄存器单元。该方法包括第一阶段和第二阶段。
78.在第一阶段，第一输入电路在第一控制信号端的信号控制下将电源信号端的电位提供至上拉节点，上拉节点的电位使输出电路将电源信号端的信号提供至输出信号端并使控制电路下拉下拉节点的电位，第一复位电路在第二控制信号端的信号的控制下将电源信号端的电位提供至下拉节点并将参考信号端的电位提供至上拉节点，下拉节点的电位使输出电路将参考信号端的信号提供至输出信号端并使控制电路下拉上拉节点的电位。移位寄存器单元在第一阶段产生用于补偿和复位的栅极驱动信号，第一阶段也称作补偿和复位阶段。
79.在第二阶段，第二输入电路在第三控制信号端和时钟信号端的控制下将输入信号端的电位提供至上拉节点，上拉节点的电位使输出电路将电源信号端的信号提供至输出信号端并使控制电路下拉下拉节点的电位，第二复位电路在时钟信号端、输入信号端和电源信号端的信号的控制下上拉该下拉节点的电位，下拉节点的电位使输出电路将参考信号端的信号提供至输出信号端并使控制电路下拉上拉节点q的电位。移位寄存器单元在第二阶段产生用于数据写入的栅极驱动信号，第二阶段也称作数据写入阶段。
80.在一些实施例中，在第一阶段，第二复位电路还可以在时钟信号端和输入信号端的控制下将电源信号端与所述下拉节点电隔离。
81.下面参考图5和图6对本公开实施例提供的移位寄存器单元的控制方法进行详细说明。
82.图5示意性示出了本公开一个示例性实施例的移位寄存器单元的信号时序图。图6示意性示出了本公开一个示例性实施例的移位寄存器单元的信号时序的仿真图。下面将结合图3的移位寄存器电路对图5和图6的信号时序进行详细说明。
83.如图5所示，向移位寄存器单元的第一时钟信号端xck、第二时钟信号端ck、第一控制信号端sc1、第二控制信号端sc2和第三控制信号端sc3分别施加第一时钟信号、第二时钟信号、第一控制信号、第二控制信号和第三控制信号，向移位寄存器单元的电源信号端vgh和参考信号端vgl分别施加电源信号和参考信号，向移位寄存器单元的输入信号端stu施加输入信号。第一时钟信号端xck、第二时钟信号端ck、第一控制信号端sc1、第二控制信号端sc2和第三控制信号端sc3处的信号可以为交流信号，例如第一时钟信号端xck和第二时钟信号端ck处的信号为周期信号且互为反相，第一控制信号端scl、第二控制信号端sc2、第三控制信号端sc3和输入信号端stu处的信号为脉冲信号。电源信号端vgh和参考信号端vgl处的信号可以为直流信号，例如电源信号端vgh为恒定高电平，参考信号端vgl为恒定低电平。
84.第一阶段包括时段
①
至时段
⑤
。
85.在时段
①
中，如图5所示，第一控制信号端sc1为高电平，第二控制信号端sc2及第三控制信号端sc3为低电平，输入信号端stu为高电平，第二时钟信号端ck为低电平，第一时钟信号端xck为高电平。第一控制信号端sc1的高电平使第十六晶体管t16打开，给上拉节点q点充电至高电平。上拉节点q的高电平使第十晶体管t10打开，将电源信号端vgh的高电平提供至节点g，从而在输出信号端out输出高电平。输入信号端stu的高电平使第六晶体管t6
打开，从而m点被拉至第二时钟信号端ck的低电平。m点的低电平使得第七晶体管t7关闭。此时虽然第一时钟信号端xck的高电平使第八晶体管t8导通，但是由于第七晶体管t7的关闭，使得电源信号端vgh与下拉节点qb电隔离，从而避免对下拉节点qb的低电平造成影响。上拉节点q的高电平还使第二十一晶体管t21和第二十二晶体管t22打开，从而将下拉节点qb点拉至低电平。下拉节点qb的低电平使第十一晶体管t11关闭，以免影响输出信号端out的高电平。此处由于电阻分压，输出信号端out的电压上升要慢于上拉节点q点的电压上升，所以输出信号端out与上拉节点q点在充电过程中产生自举，上拉节点q点电位要高于电源信号端vgh，进而保证输出信号端out无损输出。
86.在时段
②
中，第二时钟信号端ck变为高电平，第一时钟信号端xck变为低电平，输入信号端stu保持高电平。第二时钟信号端ck变为高电平使第五晶体管t5打开，输入信号端stu的高电平使第六晶体管t6打开，从而使m点为高电平。m点的高电平使第七晶体管t7打开，第一时钟信号端xck的低电平使第八晶体管t8关闭，依然能够使电源信号端vgh与下拉节点qb电隔离，从而使下拉节点qb保持为低电平。第一电容c1的存在使上拉节点q点保持在高电平，输出信号端out继续输出高电平。
87.在时段
③
中，第二时钟信号端ck变为低电平，第一时钟信号端xck变为高电平，输入信号端stu保持高电平。输入信号端stu的高电平使第六晶体管t6导通，从而将m点下拉至第二时钟信号端ck的低电平。第二时钟信号端ck的低电平使第五晶体管t5关闭，m点的低电平使第七晶体管t7关闭，第一时钟信号端xck的高电平使第八晶体管t8打开。这使得电源信号端vgh的高电平依然与下拉节点qb电隔离，从而使下拉节点qb能够继续保持低电平。第一电容c1使上拉节点q保持高电平，从而输出信号端out持续输出高电平。
88.在时段
④
中，重复时段
②
和时段
③
的操作，上拉节点q持续为高电平，下拉节点qb持续为低电平，由此使输出信号端out持续输出高电平。
89.在时段
⑤
中，第二控制信号端sc2为高电平，输入信号端stu变为低电平。第二控制信号端sc2的高电平使第十五晶体管t15打开，从而将电源信号端vgh的高电平提供至下拉节点qb。下拉节点qb的高电平使第十八晶体管t18和第十九晶体管t19打开，从而将上拉节点q点放电至参考信号端vgl的低电平。上拉节点q的低电平使第二十一晶体管t21和第二十二晶体管t22关闭。上拉节点q的低电平还使第十晶体管t10关闭，下拉节点qb的高电平使第十一晶体管t11打开，使节点g被拉低至参考信号端vgl的低电平，进而使输出信号端out被拉至低电平。
90.在执行完时段
①
至时段
⑤
的操作后，全屏复位及补偿时间段结束，从功能上可看出其全屏复位及补偿时间通过第二控制信号端sc2可调，通过设置第十三晶体管t13、第十四晶体管t14、第十八晶体管t18、第十九晶体管t19和第七晶体管t7，实现了防漏电设计。在时段
①
至时段
⑤
上拉节点q点高电位需要保持较长的时间，通过这种防漏电设计可以防止上拉节点q漏电，从而可以缓解由于上拉节点q的电压不稳造成电路输出异常的情况。
91.第二阶段可以包括时段
⑥
至时段
⑩
。
92.在时段
⑥
中，第二时钟信号端ck、第三控制信号端sc3为高电平，第一时钟信号端xck、输入信号端stu为低电平。第三控制信号端sc3的高电平使第二晶体管t2打开。此时由于第一时钟信号端xck为低电平，所以第一晶体管t1关闭，上拉节点q保持低电平。第二时钟信号端ck的高电平使第五晶体管t5打开，从而将电源信号端vgh的高电平提供至m点，进而
使第七晶体管t7打开。虽然第七晶体管t7打开，但是第一时钟信号端xck的低电平使第八晶体管t8关闭，因此下拉节点qb维持在高电平。下拉节点qb的高电平使第二十一晶体管t21和第二十二晶体管t22打开，从而使上拉节点q维持在低电平。下拉节点qb的高电平使第十一晶体管t11打开，上拉节点q的低电平使第十晶体管t10关闭，从而使输出信号端out持续为低电平。
93.在时段
⑦
中，第二时钟信号端ck为低电平，第一时钟信号端xck为高电平，第三控制信号端sc3、输入信号端stu为高电平。第三控制信号端sc3和第一时钟信号端xck的高电平使第一晶体管t1、第二晶体管t2打开，从而将上拉节点q充电至高电平。上拉节点q的高电平使第十晶体管t10打开，从而使输出信号端out输出高电平。上拉节点q的高电平还使下拉节点qb通过第二十一晶体管t21和第二十二晶体管t22放电至低电平，输出信号端out输出高电平，此阶段为栅极预充电阶段。在这过程中，输入信号端stu和第二时钟信号端ck的低电平使第五晶体管t5和第六晶体管t6均关闭，从而使m点放电至低电平。m点的低电平使第七晶体管t7关闭，第一时钟信号端xck的高电平使第八晶体管t8打开，以免影响下拉节点qb的电位。
94.在时段
⑧
中，第二时钟端ck为高电平，第一时钟端xck为低电平，第三控制信号端sc3保持高电平。由于第三控制信号端sc3和上拉节点q均为高电平，第三晶体管t3和第四晶体管t4为打开状态，从而将第二时钟信号端ck的高电平提供至节点a。此时由于第一电容c1的自举效应，上拉节点q的电位被进一步提高，并且由于第三电容c3的自举效应，节点g的电位也被进一步抬高，输出信号端out产生无损输出。
95.在时段
⑨
中，第二时钟端ck为低电平，第一时钟端xck为高电平，输入信号端stu为低电平。第二电容c2的存在使m点仍为高电平，从而第七晶体管t7、第八晶体管t8打开，使下拉节点qb充电至第一时钟端xck的高电平。下拉节点qb的高电平使第十八晶体管t18和第十九晶体管t19打开，上拉节点q点通过第十八晶体管t18和第十九晶体管t19拉低至低电平。由于上拉节点q为低电平且下拉节点q为高电平，第十晶体管t10关闭，第十一晶体管t11打开，输出信号端out放电至低电平。
96.在时段
⑩
中，第二时钟端ck接收为高电平，第一时钟端xck接收为低电平。第八晶体管t8关闭，使下拉节点qb维持在高电平，上拉节点q维持在低电平，输出信号端out继续维持低电平。
97.然后，重复时段
⑨
和
⑩
的操作，输出信号端out持续维持在低电平状态。
98.如图6所示，在第一阶段，即重置和补偿阶段，响应于第一控制信号端scl为高电平，移位寄存器单元产生持续高电平的输出信号并在输出信号端out输出；响应于第二控制信号端sc2的高电平，移位寄存器单元的第一复位电路将下拉节点qb复位至高电平并将上拉节点q复位至低电平，从而使输出信号端out的输出信号变为低电平。通过这种方式，移位寄存器单元在第一阶段产生用于补偿和复位的栅极驱动信号。
99.第二阶段，即数据写入阶段，第三控制信号端sc3的高电平，移位寄存器单元基于输入信号端stu的输入信号将上拉节点q上拉至高电平，从而在输出信号端out产生高电平的输出信号。响应于第一时钟信号xck的高电平和第二时钟信号ck的低电平首次到来，移位寄存器单元的第二复位电路将下拉节点qb复位至高电平，控制电路将上拉节点q下拉至低电平，从而在输出信号端out产生低电平的输出信号。通过这种方式，移位寄存器单元在第
二阶段产生用于数据写入的栅极驱动信号。可以看出第二阶段产生的栅极驱动信号的波形不同于第一阶段产生的栅极驱动信号的波形。
100.图7示意性示出了本公开一个示例性实施例的栅极驱动电路的信号时序的仿真图。该时序图适用于上述任意实施例的栅极驱动电路。
101.下面结合图4的栅极驱动电路对图7的信号时序进行详细说明。为了便于描述，图7中仅示出了第一级至第三级移位寄存器、第28级至第30级移位寄存器以及第52级至第54级移位寄存器的输出信号out《1》、out《2》、out《3》、out《28》、out《29》、out《30》、out《52》、out《53》、out《54》。
102.如图7所示，在第一阶段，各级移位寄存器在第一控制信号和第二控制信号的控制下执行如上所述的第一阶段的操作。例如第一级移位寄存器单元goa1采用如图5所示的第一阶段的信号时序产生输出信号out《1》。由于下一级的移位寄存器单元goa_2的输入信号端stu连接上一级移位寄存器单元goa_1的输出信号端out并且两个时钟信号端的时钟信号与一级移位寄存器单元goa_1互为反相，所以将上一级输出信号端out的输出信号out《1》作为下一级输入信号端stu的输入信号，产生与第一级输出信号out《1》波形相同的第二级输出信号out《2》。以此类推，各级移位寄存器单元在第一阶段产生同步的输出信号。如图7中的第一阶段所示，输出out《1》、out《2》、out《3》
……
out《28》、out《29》、out《30》
……
out《52》、out《53》、out《54》在相同的时段持续高电平。
103.在第二阶段，各级移位寄存器在第一控制信号和第二控制信号的控制下执行如上所述的第二阶段的操作。例如第一级移位寄存器单元goa_1采用如图5所示的第一阶段的信号时序产生输出信号out《1》。由于下一级的移位寄存器单元goa_2的输入信号端stu连接上一级移位寄存器单元goa_1的输出信号端out并且两个时钟信号端的时钟信号与一级移位寄存器单元goa_1互为反相，所以将上一级输出信号端out的输出信号out《1》作为下一级输入信号端stu的输入信号，产生相对于第一级输出信号out《1》而移位的第二级输出信号out《2》。以此类推，各级移位寄存器单元在第一阶段产生顺次移位的输出信号。如图7中的第二阶段所示，输出out《1》、out《2》、out《3》
……
out《28》、out《29》、out《30》
……
out《52》、out《53》、out《54》为顺次移位的脉冲信号。
104.图8示意性示出了本公开一个示例性实施例的栅极驱动电路的驱动效果图。
105.如图8所示，每一帧包括复位补偿阶段、数据写入阶段和发光阶段。在复位补偿阶段，栅极驱动电路中的各级移位寄存器的输出信号均为高电平，且在高电平保持一段时间，从而完成复位和补偿的功能。复位补偿阶段结束之后，进入数据写入阶段，各级联的移位寄存产生顺次移位的输出信号，从而逐级扫描显示区的像素，以便对像素进行数据写入。在数据写入之后进入发光阶段，驱动显示区的像素发光，从而完成一帧的显示。
106.根据本公开的实施例，通过减少移位寄存器单元的数目，采用一个移位寄存器单元，可以实现重置补偿以及数据写入的功能，减小了移位寄存器单元的个数，能有效减小产品边框，采用一个移位寄存器单元，可以减小信号线数量，简化结构，有效提高产品良率。
107.本领域的技术人员可以理解，上面所描述的实施例都是示例性的，并且本领域的技术人员可以对其进行改进，各种实施例中所描述的结构在不发生结构或者原理方面的冲突的情况下可以进行自由组合。
108.在详细说明本公开的较佳实施例之后，熟悉本领域的技术人员可清楚的了解，在
不脱离随附权利要求的保护范围与精神下可进行各种变化与改变，且本公开亦不受限于说明书中所举示例性实施例的实施方式。