存储器、存储器系统和存储器系统的操作方法与流程

存储器、存储器系统和存储器系统的操作方法
1.相关申请的交叉引用
2.本技术要求于2020年6月22日提交的美国非正式申请第63/042208号和2021年4月22日提交的美国非正式申请第63/178320号的权益，其整体内容通过引用合并且于此。
技术领域
3.本发明的各实施方式涉及存储器和存储器系统。


背景技术：

4.在半导体存储器件行业的早期阶段，晶圆上有许多原本良好的裸片，这意味着通过半导体制造工艺生产的存储器芯片没缺陷的存储单元。然而，随着存储器件容量的增加，制造没有任何缺陷的存储单元的存储器件变得困难。如今，可以说基本上不可能制造出没有任何缺陷的存储单元的存储器件。为了解决这个问题，公开了一种在存储器件中包括冗余存储单元并用冗余存储单元替待缺陷的存储单元的修复方法。
5.封装后修复是指在封装工艺之后修复存储器。封装后修复不仅可以在存储器的制作过程中执行，也可以在用户使用存储器的过程中执行。当在用户使用存储器时检测到缺陷并且要执行封装后修复操作时，优选地将缺陷的存储单元的数据复制到冗余存储单元中。


技术实现要素：

6.本发明的实施方式涉及用于实时修复存储器的技术。
7.根据本发明的一个实施方式，一种存储器包括：非易失性存储器，适于存储缺陷地址；寄存器，适于在启动操作期间接收和存储来自非易失性存储器缺陷地址，以及在寄存器访问操作期间接收和存储从外部输入的地址；比较电路，适于将寄存器中存储的地址与从外部输入的地址进行比较以产生比较结果；冗余存储单元，其根据比较电路的比较结果和冗余激活比特位来被访问；以及正常存储单元，其根据比较电路的比较结果和冗余激活比特位来被访问。
8.根据本发明的另一实施方式，一种存储器系统包括：存储器；以及适于控制存储器的存储器控制器，其中存储器包括：非易失性存储器，适于存储缺陷地址；寄存器，适于在启动操作期间接收和存储来自非易失性存储器的缺陷地址，以及在寄存器访问操作期间接收和存储从存储器控制器输入的地址；比较电路，适于将寄存器中存储的地址与从存储器控制器输入的地址进行比较以产生比较结果；根据比较电路的比较结果和冗余激活比特位来被访问的冗余存储单元；以及根据比较电路的比较结果和冗余激活比特位来被访问的正常存储单元。
9.根据本发明的又一实施方式，一种用于操作存储器系统的方法，包括：通过存储器控制器检测存储器的缺陷存储单元；通过存储器控制器通过在存储器的寄存器中存储与缺陷存储单元相对应的缺陷地址来用存储器的冗余存储单元替代缺陷存储单元；通过存储器
控制器将存储器的冗余访问去激活；通过存储器从存储器的缺陷存储单元读取数据并通过存储器将读取的数据传输至存储器控制器；通过存储器控制器将数据存储在存储器控制器的缓存中；通过存储器控制器激活存储器的冗余访问；通过存储器控制器将写入命令、所述缺陷地址和缓存中存储的数据传输到存储器；以及通过存储器将传输的数据写入冗余存储单元中。
10.根据本发明的再一实施方式，一种用于操作存储器系统的方法包括：通过存储器控制器检测存储器的缺陷存储单元；通过存储器控制器通过在存储器的寄存器中存储与缺陷存储单元相对应的缺陷地址来用存储器的冗余存储单元替代缺陷存储单元；通过存储器控制器将存储器的冗余访问去激活；通过存储器从存储器的缺陷存储单元读取数据并通过存储器将读取的数据存储在存储器的缓存中；通过存储器控制器激活存储器的冗余访问；以及通过存储器将缓存中存储的数据写入冗余存储单元。
11.根据本发明的再一实施方式，一种存储器系统包括：存储器件，其包括第一组存储单元和第二组存储单元，第一组存储数据；以及控制电路，适于当检测到来自第一组的缺陷时，控制存储器件将数据从第一组移动到第二组，其中存储器件适于在移动之后响应于用于访问第一组的请求来访问第二组。
附图说明
12.图1是示出根据本发明的实施方式的存储器系统100的框图。
13.图2是示出根据本发明的实施方式的图1所示的存储器150的框图。
14.图3是描述根据本发明的实施方式的图1所示的存储器系统100的操作的流程图。
15.图4是示出根据本发明的另一实施方式的图1所示的存储器150的框图。
16.图5是描述根据本发明的另一实施方式的图1所示的存储器系统100的操作的流程图。
具体实施方式
17.下面将参照附图更详细地描述本发明的各实施方式。然而，本发明可以以不同的形式实施并且不应被解释为限于这里阐述的实施方式。相反，提供这些实施方式是为了使本公开是详尽的和完整的，并将本发明的范围充分传达给本领域技术人员。在本公开通篇中，贯穿本发明的各个图和实施方式，相同的附图标记指代相同的部分。
18.图1是示出根据本发明的实施方式的存储器系统100的框图。
19.参照图1，存储器系统100可以包括存储器控制器110和存储器150。
20.存储器控制器110可以根据主机host的请求来控制存储器150的操作。主机host可以包括中央处理单元(cpu)、图形处理单元(gpu)、以及应用处理器(ap)等。存储器控制器110可以包括主机接口111、控制块113、命令生成器115、存储器接口117、缓存119和纠错块121。存储器控制器110可以被包括在cpu、gpu、或ap等中。在这种情况下，在该结构中主机host可以指除了存储器控制器110之外的构成元件。例如，当存储器控制器110包括在cpu中时，图中的主机host可以表示cpu的除了存储器控制器110之外的其他构成元件。
21.主机接口111可以是用于主机host和存储器控制器110之间的通信的接口。
22.控制块113可以控制存储器控制器110的一般操作并且调度指令存储器150的操
作。控制块113可以使来自主机host的请求的接收顺序和指令存储器150的操作顺序不同以提高存储器150的性能。例如，即使主机host首先请求存储器150的读取操作并且然后请求写入操作，也可以调整顺序以使得写入操作在读取操作之前执行。
23.命令生成器115可以根据由控制块113确定的操作顺序生成要施加到存储器150的命令。
24.存储器接口117可以是存储器控制器110和存储器150之间的接口。命令cmd和地址add可以通过存储器接口117从存储器控制器110传输到存储器150，并且数据data可以被传输/接收。存储器接口117也可被称为phy接口。
25.缓存119可以是临时存储从存储器150读取的数据或临时存储要写入存储器150的数据的存储器。缓存可以是静态随机存取存储器(sram)。
26.纠错块121可以基于要写入存储器150的数据生成纠错码(ecc)，并且可以基于纠错码纠正从存储器150读取的数据中的错误。在存储器接口117和存储器150之间传输和接收的数据data可以包括原始数据和与原始数据相对应的纠错码。
27.存储器150可以执行由存储器控制器110指令的操作。下面将参照图2详细描述存储器150。
28.图2是示出根据本发明的实施方式的图1所示的存储器150的框图。在图2中，仅示出了与存储器150中的数据的存储和修复直接相关的部分。
29.参照图2，存储器150可以包括非易失性存储器210、寄存器220、比较电路230、冗余激活器240、冗余存储单元250、行解码器电路260和正常存储单元270、位线感测放大器阵列280、列解码器290和数据传输/接收电路201。
30.非易失性存储器210可以存储与正常存储单元270中的缺陷存储单元对应的缺陷地址。非易失性存储器210可以包括多个电熔丝。非易失性存储器210也可称为一次性编程存储器或只读存储器(rom)，因为非易失性存储器210包括仅可被编程一次的存储单元(例如，电熔丝)，并且在被编程之后，只能读取。存储在非易失性存储器210中的缺陷地址可以在存储器150被初始化时执行的启动操作期间被传输到并存储在寄存器220中。
31.寄存器220可以存储由复用器221传输的地址。复用器221可以在启动操作期间将从非易失性存储器210输出的缺陷地址传输到寄存器220，并且在寄存器访问操作期间将从存储器控制器110传输的地址传输到寄存器220。在图中，“寄存器访问”可以表示在寄存器访问操作期间从存储器控制器110传输的地址。寄存器访问操作可以指其中存储器控制器110直接将缺陷地址写入寄存器220中的操作，并且在这种情况下，可以修复与从存储器控制器110传输的缺陷地址相对应的正常存储单元。
32.比较电路230可以将寄存器220中存储的地址与从存储器控制器110传输的行地址row_add进行比较。当比较电路230的比较结果揭示行地址row_add与寄存器220中存储的地址相同时，信号comp可以被激活(activate)，否则，信号comp可以被去激活(deactivate)。
33.冗余激活器240可以存储冗余激活比特位redun_en。冗余激活比特位redun_en可以是通过存储器控制器110的控制设置的比特位。当冗余激活比特位redun_en被激活时，命中信号hit可以根据信号comp的逻辑电平而被激活或被去激活，并且当冗余激活比特位redun_en被去激活时，命中信号hit可以一直被去激活。当命中信号hit被激活时，可以访问冗余存储单元250，并且可以防止正常存储单元270被访问。在此，冗余存储单元250被访问
可以意指对应于冗余存储单元250的字线被激活。
34.下面的表1总结了命中信号hit的激活条件，即冗余存储单元250的访问条件。
35.表1
36.compredun_enhit111010不关心00
37.正常存储单元270可以布置成多个行和多个列。冗余存储单元250可用于替代正常存储单元270中的缺陷行的正常存储单元。图2示出了冗余存储单元250为一行，但是对于本领域技术人员来说应该显而易见的是，冗余存储单元250可以为多行。
38.行解码器电路260可以通过对从存储器控制器110传输的行地址row_add进行解码来选择和访问多行正常存储单元270中的一行。换言之，行解码器电路260可以激活正常存储单元270的行中的基于行地址row_add而被选择的行(即，字线)。当命中信号hit被激活时，行解码器电路260可以被去激活，并且对正常存储单元270的访问可被禁止。
39.位线感测放大器阵列280可以感测和放大正常存储单元270和冗余存储单元250中的被激活的行的存储单元的数据。
40.列解码器290可以响应于列地址col_add来选择要访问的列(即，位线)。在读取和写入操作期间，可以输入/输出由位线感测放大器阵列280感测和放大的数据中的由列解码器290选择的列的数据。
41.数据传输/接收电路201可以向和从存储器控制器110传输/接收数据data。在读取操作期间，数据data可以从存储器150传输到存储器控制器110，而在写入操作期间，数据data可以从存储器控制器110传输到存储器150。
42.图3是描述根据本发明的实施方式的图1所示的存储器系统100的操作的流程图。图3示出了当在存储器系统100的操作期间检测到缺陷时实时修复缺陷的过程。
43.参照图3，首先，在操作301中，存储器控制器110可以检测存储器150中的缺陷。每次执行存储器150的读取操作时，存储器控制器110可以检测错误以及通过使用纠错块121来纠正错误。结果，可以确定存储器150的哪个区域有缺陷。在下文中，作为示例，在存储器150的正常存储单元270中的行5中的正常存储单元中检测到缺陷。
44.在操作303中，通过寄存器访问操作，从存储器控制器110传输的缺陷地址可以被存储在存储器150的寄存器220中。换言之，存储器控制器110可以指令存储器150执行寄存器访问操作，并且存储器控制器110可以将对应于行5的缺陷地址传输到存储器150并将对应于行5的缺陷地址存储在寄存器220中。
45.在操作305中，可以在存储器控制器110的控制下将存储器150的冗余访问去激活。这可以通过在存储器控制器110的控制下在冗余激活器240中存储具有“0”值的冗余激活比特位redun_en来执行。由于冗余访问被去激活，因此对冗余存储单元250的访问可被禁止。换言之，当冗余访问被去激活时，命中信号hit可不被激活。
46.现在，可以执行用于读取正常存储单元中的缺陷行的数据的操作307和309。
47.首先，在操作307中，可以激活正常存储单元270中的缺陷行。当存储器控制器110将与作为坏行的行5相对应的行地址row_add连同激活命令一起传输到存储器150时，可以
激活存储器150的正常存储单元270中的行5。
48.现在，在操作309中，缺陷行的数据可以被读取并传输到存储器控制器110。当存储器控制器110将列地址col_add连同读取命令一起传输到存储器150时，存储器150的缺陷行(即，行5)中的对应于列地址col_add的存储单元的数据可以被读取并传输到存储器控制器110。可以随着改变列地址col_add而多次执行操作309，使得缺陷行(即，行5)的所有列的数据可被传输到存储器控制器110。在读取操作完成之后，正常存储单元270的缺陷行(即，行5)的激活可被终止。换言之，正常存储单元270的缺陷行可以被预充电。
49.在操作311中，存储器控制器110可以通过使用纠错块121来纠正从存储器150传输的数据的错误，并且将经纠错的数据存储在缓存119中。
50.在操作313中，可以在存储器控制器110的控制下激活存储器150的冗余访问。这可以通过在存储器控制器110的控制下在冗余激活器240中存储具有“1”值的冗余激活比特位redun_en来执行。由于冗余访问现在被激活，因此当寄存器220中存储的地址与行地址row_add相同时，可以访问冗余存储单元250。
51.现在，可以执行用于将缓存119的数据写入冗余存储单元250中的操作315和317。
52.首先，在操作315中，可以激活对应于冗余存储单元250的冗余行。当存储器控制器110将对应于作为缺陷行的行5的行地址row_add连同激活命令一起传输到存储器150时，对应于存储器150中的冗余存储单元250的冗余行可被激活。由于寄存器220中存储的缺陷地址与行地址row_add相同，因此比较电路230的输出comp可以被激活为“1”，并且由于冗余激活比特位redun_en被激活为“1”，冗余行可被激活。此外，由于命中信号hit被激活为“1”，因此行解码器电路260可被去激活，并且正常存储单元270的行5可不被激活。
53.现在，在操作317中，可以执行将缓存119中的数据写入存储器150的冗余行的操作。当存储器控制器110将缓存119中存储的数据连同写入命令和列地址col_add一起传输到存储器150时，数据可以被写入存储器150的冗余行中的对应于列地址col_add的存储单元。该操作317可以随着改变列地址col_add而被执行多次，使得缓存119中的所有数据可以被写入存储器150的冗余行中。在写入操作完成之后，可以终止冗余行的激活。换言之，可以对冗余行进行预充电。
54.通过上述操作，可以利用冗余存储单元250修复在存储器150中检测到的缺陷存储单元，并且可以在纠错之后将缺陷存储单元的数据复制到冗余存储单元250中。换言之，由于在存储器150中检测到的缺陷被实时(运行时)修复并且数据也被复制到修复区域中，所以存储器系统100可以继续执行正常操作。
55.之后，当存储器系统100重新启动时，缺陷地址可被编程到非易失性存储器210中以用于永久修复。在这种情况下，即使存储器系统100的电源被关闭，修复效果也可以持续。
56.图4是示出根据本发明的另一实施方式的图1所示的存储器150的框图。在图4中，仅示出了与存储器150中的数据存储和修复直接相关的部分。
57.如同图2所示的存储器150，图4的存储器150可以包括非易失性存储器210、寄存器220、比较电路230、冗余激活器240、冗余存储单元250、行解码器电路260、正常存储单元270、位线感测放大器阵列280、列解码器290和数据传输/接收电路201。除了图2的存储器150的构成元件之外，它还可以包括缓存410。
58.可以提供缓存410以支持缓存读取操作和缓存写入操作。在缓存读取操作期间，从
正常存储单元270或冗余存储单元250读取的数据可以不是通过数据传输/接收电路201传输到存储器控制器110，而是可以被传输到并存储在缓存410中。此外，在缓存写入操作期间，可以将缓存410中存储的数据而不是通过数据传输/接收电路201从存储器控制器110传输的数据写入正常存储单元270或冗余存储单元250中。
59.图5是描述根据本发明的另一实施方式的图1所示的存储器系统100的操作的流程图。在图5中，描述了当如图4所示形成存储器150时并且当在存储器系统100的操作期间检测到缺陷时实时修复缺陷的过程。
60.参照图5，首先，在操作501中，存储器控制器110可以检测存储器150中的缺陷。每次执行存储器150的读取操作时，存储器控制器110可以检测错误以及通过使用纠错块121来纠正错误。由此，可以确定存储器150的哪个区域有缺陷。在下文中，作为示例，在存储器150的正常存储单元270中的行5的正常存储单元中检测到缺陷。
61.在操作503中，通过寄存器访问操作，从存储器控制器110传输的缺陷地址可以被存储在存储器150的寄存器220中。换言之，存储器控制器110可以指令存储器150执行寄存器访问操作，并且存储器控制器110可以将对应于行5的缺陷地址传输到存储器150以将对应于行5的缺陷地址存储在寄存器220中。
62.在操作505中，可以在存储器控制器110的控制下将存储器150的冗余访问去激活。这可以通过在存储器控制器110的控制下在冗余激活器240中存储具有“0”值的冗余激活比特位redun_en来执行。由于冗余访问被去激活，因此对冗余存储单元250的访问可被禁止。换言之，当冗余访问被去激活时，命中信号hit可不被激活。
63.现在，可以执行用于读取正常存储单元中的缺陷行的数据的操作507和509。
64.首先，在操作507中，可以激活正常存储单元270中的缺陷行。当存储器控制器110将对应于作为缺陷行的行5的行地址row_add连同激活命令一起传输到存储器150时，可以激活存储器150的正常存储单元270中的行5。
65.现在，在操作509中，缺陷行的数据可以被读取并存储在缓存410中。当存储器控制器110将列地址col_add连同缓存读取命令一起传输到存储器150时，存储器150的缺陷行(即，行5)中的对应于列地址col_add的存储单元的数据可以被读取并存储在缓存410中。该操作509可以随着改变列地址col_add而被执行多次，使得缺陷行(即行5)的所有列的数据可以存储在缓存410中。在缓存读取操作完成后，正常存储单元270的缺陷行(即，行5)的激活可被终止。换言之，正常存储单元270的缺陷行可以被预充电。
66.在操作511中，可以在存储器控制器110的控制下激活存储器150的冗余访问。这可以通过在存储器控制器110的控制下在冗余激活器240中存储具有“1”值的冗余激活比特位redun_en来执行。由于冗余访问现在被激活，因此当寄存器220中存储的地址与行地址row_add相同时，可以访问冗余存储单元250。
67.现在，可以执行用于将缓存410的数据写入冗余存储单元250的操作513和515。
68.首先，在操作513中，可以激活对应于冗余存储单元250的冗余行。当存储器控制器110将对应于作为缺陷行的行5的行地址row_add连同激活命令一起传输到存储器150时，可以激活存储器150中的对应于冗余存储单元250的冗余行。由于寄存器220中存储的缺陷地址与行地址(row_add)相同，因此比较电路230的输出comp可以被激活为“1”，并且由于冗余激活比特位redun_en被激活为“1”，因此冗余行可被激活。此外，由于命中信号hit被激活为“1”，因此行解码器电路260可被去激活，并且正常存储单元270的行5可不被激活。
69.现在，在操作515中，可以执行将缓存410中的数据写入存储器150的冗余行中的缓存写入操作。当存储器控制器110将缓存写入命令和列地址col_add传输到存储器150时，缓存410的数据可以存储在存储器150的冗余行中的对应于列地址col_add的存储单元中。该操作515可以随着改变列地址col_add而被执行多次，使得缓存410中的所有数据可以被写入存储器150的冗余行中。在写入操作完成之后，可以终止冗余行的激活。换言之，冗余行可以被预充电。
70.通过上述操作，可以利用冗余存储单元250修复在存储器150中检测到的缺陷存储单元，并且可以将缺陷存储单元的数据复制到冗余存储单元250中。换言之，由于在存储器150中检测到的缺陷被实时(运行时)修复，并且数据也被复制到修复区域中，因此存储器系统100可以继续执行正常操作。
71.之后，当存储器系统100重新启动时，缺陷地址可被编程到非易失性存储器210中以用于永久修复。在这种情况下，即使存储器系统100的电源被关闭，修复效果也可以持续。
72.根据本发明的实施方式，可以在存储器系统的操作过程中检测和实时修复存储器中的缺陷。
73.虽然已经针对具体实施方式描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。此外，可以组合实施方式以形成额外的实施方式。