半导体器件及其制作方法与流程

1.本发明涉及半导体技术领域，具体地涉及一种半导体器件以及一种半导体器件的制作方法。


背景技术：

2.目前硅基芯片在产业与应用中占据主导地位，由于产业发展对电子仪器的精密度、集成度和可靠性提出了更高的要求，因此纳米级半导体器件应用广泛。其中，硅基mos器件是构成集成电路（芯片）的主要器件之一。
3.现有的mos器件容易产生，采用浅槽隔离技术来实现隔离，减小mos器件的表面积。但是，在辐照条件下nmos器件的氧化层中引入氧化物陷阱电荷，当nmos器件两侧的浅槽隔离（shallow trench isolation，简称sti）区域积累足够多的陷阱正电荷后，其库仑作用会导致沟宽方向沟道与sti结构界面处积累电子，从而生成寄生沟道，导致nmos器件在未开启状态下泄漏电流的增加，影响器件的开关特性，从而增加芯片的静态功耗、降低寿命。由于纳米级mos器件的沟道愈窄更易开启寄生晶体管，泄漏电流成为纳米级mos器件退化的重要因素。


技术实现要素：

4.本发明的目的是提供一种半导体器件及其制作方法，以降低半导体器件的泄漏电流。
5.为了实现上述目的，本发明一方面提供一种半导体器件，包括栅电极、源电极和漏电极，还包括：浅槽隔离结构，所述浅槽隔离结构包括第一隔离部和第二隔离部，所述第二隔离部与所述第一隔离部契合；所述第二隔离部用于阻碍所述半导体器件内寄生沟道的形成。
6.进一步地，所述第二隔离部设置于所述半导体器件的沿沟宽方向的沟道与所述浅槽隔离结构的界面处。
7.进一步地，所述第二隔离部的深度小于所述第一隔离部的深度，所述第二隔离部的宽度小于所述第一隔离部的宽度。
8.进一步地，所述第一隔离部为凹槽，所述第二隔离部为凸台，所述凹槽与所述凸台相契合。
9.进一步地，作为所述第一隔离部的凹槽内填充有sio2，作为所述第二隔离部的凸台材料为si（111）。
10.进一步地，所述浅槽隔离结构设置有多个第二隔离部，所述多个第二隔离部位于所述栅电极在所述浅槽隔离结构的投影范围内。
11.进一步地，所述栅电极与所述源电极之间的间隙区域以及所述栅电极与所述漏电极之间的间隙区域覆盖钝化层。
12.本发明另一方面提供一种半导体器件的制作方法，所述半导体器件为上述的半导
体器件，所述方法包括：采用浅槽隔离工艺在硅基衬底上刻蚀出第一隔离部和第二隔离部形成浅槽隔离结构；在硅基衬底的除浅槽隔离结构之外的区域制作栅电极、源电极和漏电极。
13.进一步地，所述采用浅槽隔离工艺在硅基衬底上刻蚀出第一隔离部和第二隔离部形成浅槽隔离结构，包括：在硅基衬底上生长氧化物缓冲层；在所述氧化物缓冲层上淀积氮化物保护层；利用掩膜版刻蚀出凹槽作为第一隔离部和凸台作为第二隔离部；在作为第一隔离部的凹槽内填充氧化物；去除硅基衬底表面的氮化物保护层和氧化物缓冲层，形成表面平整的浅槽隔离结构。
14.进一步地，所述利用掩膜版刻蚀出凹槽作为第一隔离部和凸台作为第二隔离部，包括：在所述氮化物保护层表面涂光刻胶；将第一隔离部和第二隔离部的sti图形通过掩膜版转移到光刻胶上；通过光刻胶的掩膜图形保护硅基衬底的对应第二隔离部的区域不被刻蚀，形成作为第二隔离部的凸台，未被光刻胶的掩膜图形保护的区域被刻蚀形成作为第一隔离部的凹槽。
15.进一步地，所述在硅基衬底的除浅槽隔离结构之外的区域制作栅电极，包括：在硅基衬底的除浅槽隔离结构之外的区域，由下而上依次生长二氧化硅层、电介质层、多晶硅层，形成栅电极层级结构；在所述栅电极层级结构表面划分出栅电极的区域，去除栅电极的区域之外的二氧化硅层、电介质层、多晶硅层，得到栅电极。
16.进一步地，所述制作源电极和漏电极，包括：在硅基衬底的除浅槽隔离结构和栅电极之外的区域，采用离子注入法进行掺杂，形成源漏区域；在源漏区域淀积金属形成源电极和漏电极；在源电极和漏电极之间的间隙区域覆盖生长sin钝化层。
17.本发明提供的半导体器件及其制作方法，在浅槽隔离区域设置相契合的第一隔离部和第二隔离部，通过第二隔离部将寄生沟道延伸至浅槽隔离区域内，阻碍寄生沟道的形成，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流，提升半导体器件的开关特性。
18.本发明实施方式的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
19.附图是用来提供对本发明实施方式的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施方式，但并不构成对本发明实施方式的限制。在附图中：
图1是本发明一种实施方式提供的半导体器件的结构示意图；图2是图1沿a方向的剖面示意图；图3是图1沿b方向的剖面示意图；图4是本发明另一实施方式提供的半导体器件的结构示意图；图5是本发明实施方式提供的半导体器件的制作方法的流程图；图6是本发明实施方式提供的浅槽隔离结构的制作流程图。
20.附图标记说明1
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栅电极，1a
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二氧化硅层，1b
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电介质层，1c
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多晶硅层，2
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源电极，3
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漏电极，4
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第一隔离部，5
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第二隔离部，6
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阱区，7
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衬底，8
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钝化层。
具体实施方式
21.以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
22.图1是本发明一种实施方式提供的半导体器件的结构示意图；图2是图1沿a方向的剖面示意图；图3是图1沿b方向的剖面示意图。如图1
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3所示，本实施方式提供的半导体器件，包括栅电极1、源电极2、漏电极3和浅槽隔离结构，所述浅槽隔离结构包括第一隔离部4和第二隔离部5，所述第二隔离部5与所述第一隔离部4契合构成整体的浅槽隔离结构。所述第二隔离部5设置于半导体器件的沿沟宽方向的沟道与浅槽隔离结构的界面处，所述第二隔离部5用于阻碍半导体器件内寄生沟道的形成。
23.如图2和图3所示，本实施方式提供的半导体器件结构包括衬底7，衬底7的上方被浅槽隔离结构隔离开的区域为有源区，有源区划分为阱区6、栅区（栅电极1）以及位于栅区两端的源区（源电极2）和漏区（漏电极3）。栅电极1包括自下而上的二氧化硅层1a、电介质层1b和多晶硅层1c，栅电极1与源电极2之间的间隙区域以及栅电极1与漏电极3之间的间隙区域覆盖sin钝化层8。现有技术中，半导体器件的浅槽隔离区域为一个凹槽结构，凹槽内填充了起隔离作用的氧化物，在辐照条件下浅槽隔离区域会引入氧化物陷阱电荷，当器件两侧的浅槽隔离区域积累足够多的陷阱正电荷后，在电荷的库仑力作用下会导致器件的沟宽方向沟道与浅槽隔离结构界面处积累电子，从而生成寄生沟道，导致器件在未开启状态下泄漏电流增加。本实施方式的半导体器件，在浅槽隔离区域设置相契合的第一隔离部4和第二隔离部5，通过第二隔离部5将寄生沟道延伸至浅槽隔离区域内，阻碍寄生沟道的形成，减缓或阻断寄生沟道内电荷的流动，减少因浅槽隔离区域陷阱电荷影响而导致的泄漏电流，提升半导体器件的开关特性。
24.优选实施方式中，第二隔离部5的深度小于第一隔离部4的深度，第二隔离部5的宽度小于第一隔离部4的宽度，使寄生沟道延伸至浅槽隔离区域内，使浅槽隔离区域的深度大于源漏电场所能扩展的纵向距离，进一步减缓或阻断寄生沟道内电荷的流动，减小浅槽隔离区域的泄漏电流。
25.如图3所示，所述第一隔离部4为凹槽，所述第二隔离部5为凸台，所述凹槽与所述凸台相契合。作为第一隔离部4的凹槽内填充sio2，作为第二隔离部5的凸台材料与衬底的材料相同，优选为si（111）或sic。作为第一隔离部4的凹槽结构和作为第二隔离部5的凸台
结构，增大了浅槽隔离结构的表面积，能够提高半导体器件的导热性能。
26.可选实施方式中，所述浅槽隔离结构设置有多个第二隔离部，多个第二隔离部位于栅电极在浅槽隔离结构的投影范围内。图4是本发明另一实施方式提供的半导体器件的结构示意图。如图4所示，所述浅槽隔离结构包括两个第二隔离部5，两个第二隔离部5位于栅电极在浅槽隔离结构的投影范围内，两个第二隔离部5的深度均小于第一隔离部4的深度，两个第二隔离部5的宽度之和小于栅电极1的宽度。
27.图5是本发明实施方式提供的半导体器件的制作方法的流程图。如图5所示，本实施方式提供一种半导体器件的制作方法，所述半导体器件为上述实施方式提供的半导体器件，所述方法包括以下步骤：s10、采用浅槽隔离工艺在硅基衬底上刻蚀出第一隔离部和第二隔离部形成浅槽隔离结构。
28.图6是本发明实施方式提供的浅槽隔离结构的制作流程图。如图6所示，采用浅槽隔离工艺形成浅槽隔离结构，包括以下子步骤：s11、在硅基衬底上生长氧化物缓冲层。
29.硅片（si（111）或sic）清洗后，在其表面生长150埃的sio2氧化层，用于缓冲硅基衬底与随后淀积的氮化硅之间的应力。
30.s12、在氧化物缓冲层上淀积氮化物保护层。
31.在硅片表面淀积一层氮化硅si3n4形成保护层。氮化硅保护层在整个浅槽隔离区形成过程中的作用是：a、氮化硅是一层坚固的掩膜材料，有助于在sti氧化物淀积过程中保护有源区；b、浅槽隔离区形成后需要在槽内填充起绝缘作用的氧化物，并通过化学机械研磨工艺将多余的氧化物去除及平坦化，氮化硅将在研磨工艺中起到阻挡作用并作为工艺停止的检出层。
32.s13、利用掩膜版刻蚀出凹槽作为第一隔离部和凸台作为第二隔离部。
33.具体的，在氮化物保护层表面涂光刻胶；将带有第一隔离部和第二隔离部的sti图形通过掩膜版转移到光刻胶上；通过光刻胶的掩膜图形保护硅基衬底的对应第二隔离部的区域不被刻蚀，形成作为第二隔离部的凸台，未被光刻胶的掩膜图形保护的区域被刻蚀（被离子和强腐蚀性化学物质刻蚀掉si3n4、sio2以及硅基材料）形成作为第一隔离部的凹槽。
34.s14、在作为第一隔离部的凹槽内填充氧化物。
35.采用（chemical vapordeposition，简称cvd）化学气相沉积方法在作为第一隔离部的凹槽内填充sio2。
36.s15、去除硅基衬底表面的氮化物保护层和氧化物缓冲层，形成表面平整的浅槽隔离结构。
37.采用化学机械研磨去除硅基衬底、第一隔离部和第二隔离部表面多余的si3n4、sio2，进行表面平坦化处理。
38.s20、在硅基衬底的除浅槽隔离结构之外的区域制作栅电极、源电极和漏电极。
39.在硅基衬底的除浅槽隔离结构之外的区域，由下而上依次生长二氧化硅层、高k电介质层、多晶硅层，形成栅电极层级结构。在栅电极层级结构表面划分出栅电极的区域，去除栅电极的区域之外的二氧化硅层、高k电介质层、多晶硅层，得到栅电极。
40.在硅基衬底的除浅槽隔离结构和栅电极之外的区域，采用离子注入法进行掺杂，
形成源漏区域。在源漏区域淀积金属形成源电极和漏电极；在源电极和漏电极之间的间隙区域覆盖生长sin钝化层，形成半导体器件整体结构。
41.本实施方式提供的制作方法，采用浅槽隔离工艺形成包括第一隔离部和第二隔离部的浅槽隔离结构，得到降低泄露电流的纳米级半导体器件，工艺简单，成本低。
42.以上结合附图详细描述了本发明的可选实施方式，但是，本发明实施方式并不限于上述实施方式中的具体细节，在本发明实施方式的技术构思范围内，可以对本发明实施方式的技术方案进行多种简单变型，这些简单变型均属于本发明实施方式的保护范围。
43.此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施方式的思想，其同样应当视为本发明实施方式所公开的内容。