一种静电保护器件与装置的制作方法

1.本技术涉及静电保护技术领域，具体而言，涉及一种静电保护器件与装置。


背景技术：

2.随着电子产品快速发展，静电保护器件(esd)越来越多的应用到各种电子产品中，以克服产品在制造、封装、测试及运输使用过程中产生的静电。随着ic电路中器件关键尺寸越来越小，导致ic功能失效的诸多因素中，esd器件失效已成为主要因素之一，因此在电路设计中，常在电路外围设计中增加独立的esd保护器件，实现对敏感器件的保护。
3.随着高速数据传输接口的发展，为了满足中高速接口，比如按键、usb2.0、usb3.0、vga、hdmi、网口等接口的使用，esd器件还需要降低电容以保护信息传输完整性。图1示出了一种集成静电保护器件(esd)用于rj45 poe端口电路示意图，其中sod
‑
323封装集成esd保护器件专门用于高速信号口保护。图2示出了该esd器件电路结构，分别有两路进行并联组成，其中一路为一颗低压esd芯片与一颗低容esd芯片串联；另外一路同样为一颗低容esd芯片与一颗低压esd芯片串联组成。由于两颗不同类型的芯片分别背靠背串联之后再进行并联，使得该器件完全对称，进而可以实现双向esd保护。同时由于低压esd芯片两边pn结高浓度使得此低压esd芯片电容较高，单路电容由低容二极管决定，整个器件的电容约等于两倍低容二极管电容，两边击穿电压由低压esd芯片的击穿电压和低容esd芯片的正向导通电压v
f
组成。图3为此器件内部结构，其中大芯片为低压esd芯片，小芯片为低容esd芯片，通过打线使得两颗芯片进行串联，整个器件电容由低容esd芯片电容决定。此器件电容约等于两倍的低容esd芯片电容。在千兆网口中，此器件往往会用于phy ic前段的静电保护，需要要求此器件的电容小于1pf，浪涌能力大于18a，vc希望尽量低，才可以满足高速信号口传输要求。
4.由于要求整个器件电容小于1pf，经上述分析要求内部低容esd芯片电容需要小于0.5pf，同时浪涌能力需要大于18a，同时要求正向浪涌钳位电压vc越低越好。如图4所示为目前行业内常规使用的低容二极管芯片剖面结构，此结构采用同质外延，如p衬底外延，表面为n型掺杂层，形成低容esd芯片结构。由于单颗芯片电容需要低于0.5pf，需要p衬底外延中p衬底电阻率至少大于1000ω
·
cm，同时为了兼顾正向vc要求，衬底电阻率为0.001
‑
0.1ω
·
cm，外延厚度需要尽量薄。上述在浓衬底上生长几乎接近本征层，目前主流的外延厂家是无法实，同时，由于外延生长的特性，外延层中间与边缘电阻率变化率也会受到影响。
5.综上，现有技术中通过生长高阻外延进行制造低容二极管方式对于主流外延厂都是无法实现的，因此现有技术中存在静电保护器件浪涌能力低、残压高、电容高等问题。


技术实现要素：

6.本技术的目的在于提供一种静电保护器件与装置，以解决现有技术中存在的静电保护器件的电容较大的问题。
7.一方面，本技术实施例提供了一种静电保护器件，所述静电保护器件包括：
8.衬底；所述衬底的掺杂类型为第一掺杂类型；
9.外延层，位于所述衬底的一侧，所述外延层的掺杂类型为第一掺杂类型；
10.第一掺杂层，位于所述外延层的一侧，所述第一掺杂层的掺杂类型为第二掺杂类型；
11.沟槽区，穿过所述第一掺杂层与所述外延层；
12.钝化层，位于所述沟槽区内；
13.第二掺杂层，位于所述第一掺杂层内，所述第二掺杂层的掺杂类型为第二掺杂类型；
14.第一电极，位于所述第二掺杂层的接触孔的上方；
15.第二电极，位于所述衬底的背面。
16.可选地，所述沟槽区包括第一沟槽区与第二沟槽区，所述第一沟槽区与所述第二沟槽区分别位于所述第一掺杂层与所述外延层的两侧。
17.可选地，所述第一掺杂层与所述衬底形成pn结，所述沟槽区的深度大于所述pn结的结深。
18.可选地，所述外延层中扩散有深能级金属。
19.可选地，所述外延层的电阻率为10～50ω
·
cm，所述外延层的厚度为15～40μm。
20.可选地，所述衬底的电阻率为0.001～0.1ω
·
cm。
21.可选地，所述衬底为重掺杂，所述外延层与所述第一掺杂层为轻掺杂，所述第二掺杂层为重掺杂。
22.可选地，所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂；或
23.所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂。
24.另一方面，本技术实施例还提供了一种静电保护装置，所述静电保护装置包括上述的静电保护器件。
25.相对于现有技术，本技术具有以下有益效果:
26.本技术提供了一种静电保护器件与装置，静电保护器件包括：衬底；衬底的掺杂类型为第一掺杂类型；外延层，位于衬底的一侧，外延层的掺杂类型为第一掺杂类型；第一掺杂层，位于外延层的一侧，第一掺杂层的掺杂类型为第二掺杂类型；沟槽区，穿过第一掺杂层与外延层；钝化层，位于沟槽区内；第二掺杂层，位于第一掺杂层内，第二掺杂层的掺杂类型为第二掺杂类型；第一电极，位于第二掺杂层接触孔的上方；第二电极，位于衬底的背面。由于第一掺杂层与衬底之间会形成pn结，通过在第一掺杂层与外延层的位置设置沟槽区与钝化层方式，使得pn结侧面的电容降低，进而降低了整个静电保护器件的电容。
27.为使本技术的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
28.为了更清楚地说明本技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
29.图1为现有技术中提供的一种集成静电保护器件用于rj45 poe端口电路示意图。
30.图2为现有技术中提供的一种静电保护器件的元件连接示意图。
31.图3为现有技术中提供的一种静电保护器件的内部结构示意图。
32.图4为现有技术中提供的低容二极管芯片的剖面示意图。
33.图5为本技术实施例提供的静电保护器件的剖面示意图。
34.图中：100
‑
静电保护器件；110
‑
衬底；120
‑
外延层；130
‑
第一掺杂层；140
‑
沟槽区；150
‑
钝化层；160
‑
第二掺杂层；170
‑
第一电极；180
‑
第二电极。
具体实施方式
35.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本技术实施例的组件可以以各种不同的配置来布置和设计。
36.因此，以下对在附图中提供的本技术的实施例的详细描述并非旨在限制要求保护的本技术的范围，而是仅仅表示本技术的选定实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
37.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本技术的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
38.需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
39.在本技术的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
40.在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
41.下面结合附图，对本技术的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
42.正如背景技术中所述，通过生长高阻外延进行制造低容二极管方式对于主流外延
厂都是无法实现的，因此现有技术中存在静电保护器件的浪涌能力低、残压高和电容大等问题。
43.有鉴于此，为了解决上述问题，本技术实施例提供了一种静电保护器件，通过改变静电保护器件结构的方式，降低静电保护器件的电容。
44.下面对本技术提供的静电保护器件进行示例性说明：
45.作为一种实现方式，请参阅图5，静电保护器件100包括衬底110、外延层120、第一掺杂层130、沟槽区140、钝化层150、第二掺杂层160、第一电极170以及第二电极180，其中，衬底110的掺杂类型为第一掺杂类型，外延层120位于衬底110的一侧，且外延层120的掺杂类型为第一掺杂类型，第一掺杂层130位于外延层120的一侧，且第一掺杂层130的掺杂类型为第二掺杂类型，第二掺杂层160位于第一掺杂层130内，第二掺杂层160的掺杂类型为第二掺杂类型，第一电极170位于第二掺杂层160接触孔的上方，第二电极180位于衬底110的背面。此外，沟槽区140穿过第一掺杂层130与外延层120，钝化层150位于沟槽区140内。
46.由于衬底110与第一掺杂层130之间会形成pn结，且通过设置沟槽区140，并在沟槽内设置钝化层150的方式，可以使得pn结侧面的电容降低，进而可以达到降低整个静电保护器件的电容的效果。
47.需要说明的是，本技术并不对衬底110与各个层级结构的材料进行限定，例如，衬底110可以选用硅衬底110，或蓝宝石衬底110、或sic衬底110等，外延层120可选用algan或gan等材料。
48.同时，第一掺杂类型可以为p型掺杂，第二掺杂类型为n型掺杂。或者，第一掺杂类型也可以为n型掺杂，第二掺杂类型为p型掺杂，本技术对此并不做限定。
49.此外，本技术并不对沟槽区140的数量进行限定，例如，沟槽区140的数量可以为2个，也可以为3个。当沟槽区140的数量为2个时，其包括第一沟槽区140与第二沟槽区140，第一沟槽区140与第二沟槽区140分别位于第一掺杂层130与外延层120的两侧，且第一沟槽区140与第二沟槽区140相对设置。
50.可以理解地，通过设置第一沟槽区140与第二沟槽，使得pn结处由于钝化层150的阻挡，使得pn结处的电容能够显著降低。
51.为了能够有效的降低pn结处的电容，在一种可选的实现方式中，沟槽区140的深度大于第一掺杂层与衬底110形成的pn结的结深。即在实际制作过程中，需要利用刻蚀工艺沿第一掺杂层130的表面向下刻蚀出第一沟槽区140与第二沟槽区140，刻蚀的深度需大于pn结的结深。需要说明的是，为了使刻蚀的深度大于pn结的结深，需刻蚀至外延层120，当然的，刻蚀的深度可以超过外延层120，也可以无需超过外延层120，在此不做限定。
52.作为一种实现方式，位于沟槽区140内的钝化层150采用多晶硅(poly)或正硅酸乙酯(teod)制作而成。
53.为了进一步提降静电保护器件的电容，本技术还通过深能级金属扩散搭配合适电阻率和厚度外延替代原始高阻外延，达到降低电容目的。
54.可选地，外延层120中扩散有深能级金属，例如，可以利用金或者铂进行扩散，深能级金属扩散温度为950
‑
1150℃，时间为30
‑
120分钟。
55.可选地，外延层120的电阻率为10～50ω
·
cm，外延层120的厚度为15～40μm。衬底110的电阻率为0.001～0.1ω
·
cm。
56.可选地，衬底110为重掺杂，外延层120与第一掺杂层为轻掺杂，第二掺杂层为重掺杂。且第一掺杂层注入剂量为1e13
‑
5e14，注入能量为50
‑
120kev，第二掺杂层注入剂量为1e15
‑
5e15，注入能量为30
‑
80kev。
57.通过上述实现方式，通过选用合适电阻率、厚度的外延片，通过深能级金属扩散可以使得静电保护器件的电容降低到0.5pf，解决了高阻外延材料供应，同时单片中间与边缘的均匀性得到保证。通过沟槽工艺与常规的平面结构相比，pn结侧面的电容得到降低，同时通过合理的掺杂浓度梯度设计，使得器件击穿发生在内部，器件的浪涌能力与钳位能力得到显著提升。
58.可选地，静电保护器件包括接触孔，接触孔位于第一掺杂层的中间位置，第二掺杂层160设置于接触孔处。
59.在上述实现方式的基础上，本技术实施例还提供了一种静电保护装置，该静电保护装置包括上述的静电保护器件。
60.此外，本技术实施例还提供了一种静电保护器件制作方法，该方法包括：
61.s102，提供一衬底，该衬底的掺杂类型为第一掺杂类型。
62.s104，沿所述衬底的一侧制作外延层，外延层的掺杂类型为第一掺杂类型。
63.s106，沿外延层的一侧制作第一掺杂层，第一掺杂层的掺杂类型为第二掺杂类型。
64.s108，刻蚀第一掺杂层与外延层，以形成沟槽区。
65.s110，在沟槽区内沉积钝化层。
66.s112，在第一掺杂层内制作第二掺杂层，第二掺杂层的掺杂类型为第二掺杂类型。
67.s114，制作位于第二掺杂层接触孔上方的第一电极，并制作位于衬底背面的第二电极。
68.需要说明的是，在制作第一掺杂层时，通过离子注入普注工艺形成具有第二掺杂类型的第一掺杂层。通过干法刻蚀工艺形成沟槽区，其中，沟槽区可以包括第一沟槽区域第二沟槽区，且第一沟槽区与第二沟槽区相对设置。然后在第一沟槽区与第二沟槽区里面通过氧化和化学气相淀积工艺形成钝化层。
69.当形成钝化层时，第一掺杂层的表面也会覆盖钝化层，此时，在钝化层表面通过光刻和湿法刻蚀工艺形成接触孔区域，然后在在接触孔区域通过离子注入工艺形成具有第二掺杂类型的第二掺杂层吗，接着在接触孔上方通过蒸发或者溅射工艺形成第一电极，在衬底背面通过减薄与背面金属化工艺形成第二电极。
70.作为一种实现方式，在s112之前，该方法还包括：
71.在背面衬底上通过蒸发或者溅射深能级金属。
72.通过扩散工艺将深能级金属扩散到外延层中。
73.此外，可选地，衬底电阻率为0.001
‑
0.1ω
·
cm。外延电阻率为10
‑
50ω
·
cm，厚度为15
‑
40μm。第一掺杂层注入剂量为1e13
‑
5e14，注入能量为50
‑
kev。第二掺杂层注入剂量为1e15
‑
5e15，注入能量为30
‑
80kev。深能级金属扩散温度为950
‑
1150℃，时间为30
‑
120分钟。
74.综上所述，本技术提供了一种静电保护器件与装置，静电保护器件包括：衬底；衬底的掺杂类型为第一掺杂类型；外延层，位于衬底的一侧，外延层的掺杂类型为第一掺杂类型；第一掺杂层，位于外延层的一侧，第一掺杂层的掺杂类型为第二掺杂类型；沟槽区，穿过第一掺杂层与外延层；钝化层，位于沟槽区内；第二掺杂层，位于第一掺杂层内，第二掺杂层
的掺杂类型为第二掺杂类型；第一电极，位于第二掺杂层接触孔的上方；第二电极，位于衬底的背面。由于第一掺杂层与衬底之间会形成pn结，通过在第一掺杂层与外延层的位置设置沟槽区与钝化层方式，使得pn结侧面的电容降低，进而降低了整个静电保护器件的电容。
75.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
76.对于本领域技术人员而言，显然本技术不限于上述示范性实施例的细节，而且在不背离本技术的精神或基本特征的情况下，能够以其它的具体形式实现本技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。