用于访问存储器模块的方法与流程

用于访问存储器模块的方法
1.本技术要求于2020年5月27日在韩国知识产权局提交的第10
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2020
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0063537号韩国专利申请的优先权，该韩国专利申请的主题通过引用包括于此。
技术领域
2.发明构思的实施例涉及半导体装置。更具体地，发明构思的实施例涉及用于访问支持纠错功能的半导体存储器模块的方法。


背景技术：

3.存储器装置通常被配置为存储从外部主机装置接收的数据，并且响应于来自外部主机装置的后续请求而提供存储的数据。当将数据存储到存储器装置和/或从存储器装置检索数据时，可能发生一个或多个错误。未被检测和纠正，这样的错误数据可能导致外部主机装置中的系统错误。为防止此性质的系统错误，外部主机装置可以包括能够检测从存储器装置检索的数据中的一个或多个错误并纠正检测到的一个或多个错误的一个或多个错误检测/纠正功能。
4.随着包括到外部主机装置中的一个或多个错误检测/纠正功能的改善，与错误数据相关的一个或多个系统错误的概率降低。不幸的是，改善的和新兴的错误检测/纠正功能通常需要相当大的计算系统资源(例如，计算周期、处理器运行时间、数据存储容量和/或数据通信带宽等)。


技术实现要素：

5.发明构思的实施例提供了一种用于访问支持改善的一个或多个纠错功能的半导体存储器模块的方法。
6.根据一个实施例，一种用于访问存储器模块的方法包括：对第一部分突发长度的第一数据进行编码，以生成第一奇偶校验和第一循环冗余码；对第二部分突发长度的第二数据进行编码，以生成第二奇偶校验和第二循环冗余码；将第一数据和第二数据写入第一存储器装置；以及将第一奇偶校验、第一循环冗余码、第二奇偶校验和第二循环冗余码写入到第二存储器装置和第三存储器装置，其中，第一部分突发长度和第二部分突发长度形成突发长度。
7.根据一个实施例，一种用于访问存储器模块的方法包括：将数据存储在第一存储器装置中；将第一纠错码存储在第二存储器装置和第三存储器装置中；以及当在第一存储器装置之中的至少一个存储器装置中发生错误时，用第二存储器装置的至少一部分替换所述至少一个存储器装置的至少一部分。
8.根据一个实施例，一种用于访问存储器模块的方法包括：响应于存储器模块的通电，对第一存储器装置、第二存储器装置和第三存储器装置执行第一训练；在第一训练中，当在第一存储器装置之中检测到第一故障存储器装置时，在第一训练完成之后，将第一数据存储在第二存储器装置和第一存储器装置之中的除了第一故障存储器装置之外的剩余
存储器装置中，并且将第一纠错码存储在第三存储器装置中；以及在第一训练中，当在第一存储器装置之中未检测到第一故障存储器装置时，在第一训练完成之后，将第一数据存储在第一存储器装置中，并且将第二纠错码存储在第二存储器装置和第三存储器装置中。
附图说明
9.通过参照附图详细描述发明构思的示例性实施例，发明构思的以上和其他对象和特征将变得明显。
10.图1是示出根据发明构思的实施例的计算系统的框图。
11.图2是示出根据发明构思的实施例的存储器装置的框图。
12.图3是示出根据发明构思的实施例的存储体的框图。
13.图4是示出图3的存储器单元阵列的一部分的概念图。
14.图5是示出具有用于支持针对行相关错误(row
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dependent error)的彼此独立的错误无关(error
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independent)的覆盖范围(coverage)或区段的结构的存储体的另一示例的框图。
15.图6是示出图5的存储器单元阵列的示例的概念图。
16.图7是示出具有用于支持针对行相关错误的彼此独立的错误无关的覆盖范围或区段的结构的存储体的另一示例的框图。
17.图8是示出图7的存储器单元阵列的一部分的概念图。
18.图9是示出其中与数据对应的数据块提供两个或更多个错误无关的覆盖范围的示例的概念图。
19.图10是示出其中与循环冗余码和奇偶校验(parity)对应的数据块提供两个或更多个错误无关的覆盖范围的示例的概念图。
20.图11是示出一个通道(例如，存储器模块的第一通道)的第一存储器装置的数据块的另一示例的概念图。
21.图12是在一个示例中示出根据发明构思的实施例的操作计算系统的方法的流程图。
22.图13是示出当在一个覆盖范围中发生错误时计算装置恢复其处发生故障的存储器装置的示例的概念图。
23.图14是在一个示例中示出根据发明构思的实施例的操作计算系统的方法的流程图，其中，计算系统用针对ecc的存储器装置的覆盖范围来恢复具有第一次发生的第一类型故障的覆盖范围。
24.图15是示出第一次执行第一类型替换的示例的概念图。
25.图16是示出恢复其中第二次发生第一类型故障的存储器装置的示例的概念图。
26.图17是在一个示例中示出根据发明构思的实施例的操作计算系统的方法的流程图，其中，计算系统用针对ecc的存储器装置的覆盖范围来恢复具有第二次发生的第一类型故障的覆盖范围。
27.图18是示出第二次执行第一类型替换的示例的概念图。
28.图19是示出当数据块中发生错误时计算装置恢复其处发生故障的存储器装置的另一示例的概念图。
29.图20是在一个示例中示出根据发明构思的实施例的操作计算系统的方法的流程图，其中，计算系统用针对ecc的存储器装置的覆盖范围来恢复具有第二类型故障的覆盖范围。
30.图21是示出执行第二类型替换的示例的概念图。
31.图22是在一个示例中示出根据发明构思的实施例的操作计算系统的方法的流程图，其中，计算系统执行存储器模块的训练。
32.图23是示出第一存储器装置的存储空间的示例的概念图。
具体实施方式
33.现在将参照附图以一些附加细节描述发明构思的特定实施例。
34.图1是示出根据发明构思的实施例的计算系统1000的框图。这里，计算系统1000通常可以包括存储器模块1100和外部主机装置1200。
35.存储器模块1100可以包括驱动器1110、第一存储器装置(例如，存储器装置1121至1125和1131至1135)、第二存储器装置(例如，存储器装置1126至1130和1136至1140)、驱动器连接器1150、第一存储器连接器1161至1165、第二存储器连接器1166至1170、电源管理电路1180和电源连接器1190。
36.驱动器1110可以被不同地配置为通过驱动器连接器1150与外部主机装置1200通信各种信号(例如，数据信号、地址信号、指令信号、命令信号、控制信号、时钟信号等中的至少一个)。例如，驱动器1110可以从外部主机装置1200接收命令cmd、地址addr和时钟信号ck。驱动器1110可以与外部主机装置1200通信控制信号ctrl。(见例如图2)。
37.驱动器1110可以从外部主机装置1200接收单向控制信号，并且用双向控制信号和单向控制信号中的至少一个回复外部主机装置1200。
38.驱动器1110可以通过第一通道ch1将命令cmd和地址addr传送到第一存储器装置1121至1125和1131至1135。驱动器1110还可以通过第一通道ch1将从外部主机装置1200接收的控制信号传送到第一存储器装置1121至1125和1131至1135。
39.响应于从外部主机装置1200接收的命令，驱动器1110可以通过第一通道ch1将从第一存储器装置1121至1125和1131至1135接收的控制信号传送到外部主机装置1200。由驱动器1110通信到外部主机装置1200的控制信号ctrl可以与由驱动器1110通信到第一存储器装置1121至1125和1131至1135的控制信号相同、部分相同或不同。
40.以类似方式，驱动器1110可以通过第二通道ch2与第二存储器装置1126至1130和1136至1140通信。
41.在一些实施例中，驱动器1110可以是寄存器时钟驱动器(rcd)(诸如，由与双列直插存储器模块(dual in
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line memory module，dimm)相关的应用技术标准定义的寄存器时钟驱动器)。在一个特定实施例中，驱动器1110可以是与双数据速率第五代同步动态随机存取存储器(ddr5 sram)dimm相关地定义的rcd。
42.第一存储器装置1121至1125和1131至1135可以通过第一存储器连接器1161至1165与外部主机装置1200通信。例如，第一存储器装置1121至1125和1131至1135可以与外部主机装置1200通信数据信号dq和数据选通信号dqs。(见例如图2)。
43.第二存储器装置1126至1130和1136至1140可以通过第二存储器连接器1166至
1170与外部主机装置1200通信。例如，第二存储器装置1126至1130和1136至1140可以与外部主机装置1200通信数据信号dq和数据选通信号dqs。
44.在某些实施例中，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以为ddr5 sdram。并且第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以根据与dimm相关的一个或多个技术标准(特别是，ddr5sdram dimm标准)与外部主机装置1200通信。
45.根据从外部主机装置1200接收的一个或多个请求的性质，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以同时接收数据信号dq和/或写入所接收的数据信号dq。根据从外部主机装置1200接收的一个或多个请求的性质，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以同时读取数据信号dq和/或可以写入读取的数据信号dq。
46.响应于来自外部主机装置1200的一个或多个特定请求，第一存储器装置1121至1125和1131至1135以及/或者第二存储器装置1126至1130和1136至1140可以根据定义的突发长度bl顺序地接收或顺序地输出数据信号dq多达多次。例如，与ddr5 sdram dimm技术标准相关地定义十六(16)的一个突发长度bl。
47.在一些实施例中，与某些已有的存储器装置(例如，ddr4 sdram)相比，与ddr5 sdram相关联的通信的数据信号dq的数量可以实际减少。例如，外部主机装置1200可以被配置为通过第一存储器连接器1161至1165和第二存储器连接器1166至1170中的每个来传送64字节数据信号dq。并且为了支持与64字节数据的兼容性，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以被配置为使用16的突发长度bl来通信数据。
48.因此，响应于从外部主机装置1200接收的单个写入请求或单个读取请求，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以连续16次接收数据信号dq，或者可以连续16次输出数据信号dq。
49.第一存储器连接器1161到1165和第二存储器连接器1166到1170中的每个可以与两(2)个垂直布置的存储器装置连接。也就是说，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140中的每个可以以32字节为单位与外部主机装置1200通信。第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140中的每个可以是与外部主机装置1200通信四(4)个数据信号dq的(x4)存储器装置。
50.电源管理电路1180可以通过电源连接器1190从外部主机装置1200接收至少一个外部电源信号，并且电源管理电路1180可以从至少一个外部电源信号生成各种内部电源信号。例如，电源管理电路1180可以将一个或多个内部电源信号供应给驱动器1110、第一存储器装置1121至1125和1131至1135、以及第二存储器装置1126至1130和1136至1140。
51.在一些实施例中，电源管理电路1180可以是根据与ddr5 sdram dimm相关联的一个或多个标准定义的电源管理集成电路(pmic)。
52.在一些实施例中，图1的存储器模块1100可以是注册dimm(rdimm)、无缓冲dimm(udimm)、负载减少dimm(lrdimm)、完全缓冲dimm(fbdimm)等。
53.本领域技术人员将认识到的是，无论具体配置如何，存储器模块1100可以被设计
或设计中修改为符合一个或多个技术标准(诸如，与rdimm相关联的一个或多个技术标准)。特定修改可能导致由一个或多个技术标准定义的一个或多个组件的改变、添加和/或去除。
54.在图1的示出的示例中，外部主机装置1200可以包括处理器1210、电源1220、主机电源管理电路1230和装置驱动器1240。处理器1210可以包括通用处理器(诸如，中央处理单元(cpu))和专用处理器(诸如，应用处理器(ap)、图形处理单元(gpu)、神经形态处理器(np)或神经形态处理器)。
55.处理器1210可以包括存储器控制器1211。存储器控制器1211可以控制存储器模块1100并且可以与存储器模块1100通信。参照存储器模块1100描述的与外部主机装置1200的数据和其他一个或多个信号的通信可以至少部分地由存储器控制器1211执行。
56.存储器控制器1211可以包括纠错电路1212，其中，纠错电路1212可以被配置为生成纠错码(ecc)。当存储器控制器1211将数据dt写入存储器模块1100时，存储器控制器1211可以生成可以用于检测和/或纠正数据dt中的一个或多个数据错误的各种ecc。
57.存储器控制器1211可以将数据dt写入作为第一存储器装置1121至1125和1131至1135的一部分的第一存储器装置1121至1124和1131至1134(在下文中，“用于数据的第一存储器装置1121至1124和1131至1134”)，并且还可以将ecc写入作为第一存储器装置1121至1125和1131至1135的剩余存储器装置的第一存储器装置1125和1135(在下文中，“用于ecc的第一存储器装置1125和1135”)。
58.存储器控制器1211可以将数据dt写入作为第二存储器装置1126至1130和1136至1140的一部分的第二存储器装置1127至1130和1137至1140(在下文中，“用于数据的第二存储器装置1127至1130和1137至1140”)，并且还可以将ecc写入作为第二存储器装置1126至1130和1136至1140的剩余存储器装置的第二存储器装置1126和1136(在下文中，“用于ecc的第二存储器装置1126和1136”)。
59.在一些实施例中，ecc可以包括用于检测一个或多个错误的循环冗余码“c”和用于纠正检测到的一个或多个错误的奇偶校验信息“p”。(见例如图11)。存储器控制器1211可以从存储器模块1100读取数据dt和ecc，并且执行错误检测和/或纠正(在下文中，检测/纠正)。
60.外部主机装置1200的电源1220可以生成用于驱动计算系统1000的一个或多个外部电源信号。就这一点而言，一个或多个外部电源信号可以被提供给主机电源管理电路1230，并且主机电源管理电路1230可以生成驱动外部主机装置1200所需的一个或多个内部电源信号。这里，主机电源管理电路1230可以是鉴于置于外部主机装置1200中的计算系统需求而设计和制造的pmic。主机电源管理电路1230可以将一个或多个内部电源信号供应给处理器1210和外部主机装置1200的组件。
61.装置驱动器1240可以在处理器1210的控制下控制各种附加装置。例如，装置驱动器1240可以与各种装置(诸如，存储装置、调制解调器和用户接口装置)连接，并且可以仲裁各种装置与处理器1210之间的通信。
62.第一存储器装置1121至1125和1131至1135的数量以及第二存储器装置1126至1130和1136至1140的数量可以根据设计而变化，并且不仅限于在这里呈现或描述的示出的示例。
63.图2是示出根据发明构思的实施例的存储器装置100的框图。这里，存储器装置100
可以对应于先前关于图1描述的第一存储器装置1121至1125和1131至1135以及/或者第二存储器装置1126至1130和1136至1140中的一个。在一些实施例中，第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140可以具有相同结构并且可以执行基本相同的一个或多个操作。
64.参照图1和图2，存储器装置100可以包括第一存储体组bg1和第二存储体组bg2。第一存储体组bg1和第二存储体组bg2中的每个可以包括第一存储体bank1至第四存储体bank4。第一存储体组bg1和第二存储体组bg2的第一存储体bank1至第四存储体bank4可以具有相同的结构并且可以执行相同的操作。
65.第一存储体bank1至第四存储体bank4中的每个可以包括多个存储器单元。存储器单元可以用于存储从外部主机装置1200传送的数据dt或ecc。
66.存储器装置100还可以包括外围电路110。外围电路110可以与外部主机装置1200通信控制信号ctrl。外围电路110可以从外部主机装置1200接收命令cmd、地址addr和时钟信号ck。外围电路110可以从第一存储体组bg1和第二存储体组bg2的第一存储体bank1至第四存储体bank4之中选择地址addr指示的存储体。
67.外围电路110可以控制选择的存储体，使得对来自选择的存储体的存储器单元之中的由地址addr指示的存储器单元执行由命令cmd指导的操作(例如，写入操作或读取操作)。外围电路110可以与外部主机装置1200通信数据信号dq和数据选通信号dqs。数据选通信号dqs可以用于传送时序以锁存数据信号dq。
68.外围电路110可以包括被配置为与外部主机装置1200交换数据信号dq和数据选通信号dqs的输入和输出电路120。外围电路110还可以包括被配置为响应于命令cmd、地址addr、时钟信号ck和控制信号ctrl而控制选择的存储体的控制逻辑130。
69.存储体组的数量以及存储体的数量可以根据设计而变化，并且发明构思的覆盖范围不仅限于示出的示例。
70.图3示出了根据发明构思的实施例的存储体200。这里，存储体200可以对应于先前关于图2描述的第一存储体组bg1的第一存储体bank1至第四存储体bank4中的一个和/或第二存储体组bg2的第一存储体bank1至第四存储体bank4中的一个。
71.参照图1至图3，存储体200可以包括存储器单元阵列210、行解码器220、第一位线感测放大器(blsa)240、第二位线感测放大器250和列解码器260。
72.存储器单元阵列210可以包括沿着行方向和列方向布置的存储器单元。存储器单元阵列210可以包括第零(第0)区域r0至第十五(第15)区域r15。第0区域r0至第15区域r15可以对应于定义的突发长度bl(例如，2、4、8、16、32等)。例如，假设突发长度bl为8，那么存储器单元阵列210的区域的数量可以为8，假设突发长度bl为32，那么存储器单元阵列210的区域的数量可以为32。
73.行解码器220可以通过字线wl1至wln(其中
‘
n’是正整数)与行中的存储器单元连接。行解码器220可以接收地址addr的行地址ra，并且可以响应于行地址ra而选择第一字线wl1至第n字线wln中的一条。例如，行解码器220可以将用于激活的电压(例如，正电压)施加到选择的字线。
74.第一位线感测放大器240和第二位线感测放大器250可以通过位线与列中的存储器单元连接。与第一位线感测放大器240连接的位线可以不同于与第二位线感测放大器250
连接的位线。例如，第一位线感测放大器240可以沿着行方向与偶数编号的(或奇数编号的)位线连接，并且第二位线感测放大器250可以沿着行方向与奇数编号的(或偶数编号的)位线连接。
75.第一位线感测放大器240和第二位线感测放大器250可以向位线施加电压或者可以感测位线的电压。通过调节或感测位线的电压，第一位线感测放大器240和第二位线感测放大器250可以对选择的行的存储器单元执行写入操作或读取操作。
76.列解码器260可以接收地址addr的列地址ca。列解码器260可以响应于列地址ca而将位线的一部分与外围电路110电连接。在一些实施例中，列解码器260可以通过依序选择第0区域r0至第15区域r15并且输出从因此选择的区域的存储器单元读取的数据而输出与16的突发长度bl对应的数据dt或ecc。
77.示例被示出为存储器单元阵列210包括第0区域r0至第15区域r15。然而，存储器单元阵列210可以包括多个子阵列，并且每个子阵列可以包括第0区域r0至第15区域r15。在写入操作或读取操作期间，可以选择多个子阵列中的一个，并且可以以突发长度bl为单位在选择的子阵列中的第0区域r0至第15区域r15中执行写入操作或读取操作。
78.关于图3，列解码器260被假设为在存储体200中。然而，列解码器260可以替代地包括在外围电路110中。在外围电路110中包括列解码器260的情况下，列解码器260可以控制与从第一存储体组bg1和第二存储体组bg2的第一存储体bank1至第四存储体bank4中选择的一个存储体相关联的数据dt或ecc的输入和/或输出。也就是说，列解码器260可以共同应用于第一存储体组bg1和第二存储体组bg2的第一存储体bank1至第四存储体bank4。
79.图4是部分地示出图3的存储器单元阵列210的概念图。参照图1、图2、图3和图4，存储器单元阵列210可以包括存储器单元mc(分别指示为圆圈)。存储器单元mc可以通过子字线swl与子字线驱动器sd连接。子字线驱动器sd可以与字线(例如，第三字线wl3至第六字线wl6)连接。
80.第0区域r0至第15区域r15可以分别对应于16的突发长度bl。例如，如图4中所示，第六区域r6至第九区域r9可以分别对应于第六突发长度bl6至第九突发长度bl9。
81.在第七(第7)区域r7中，与第四字线wl4和第六字线wl6对应的存储器单元mc可以与放置在对应的子字线驱动器sd的左侧的子字线连接。与第三字线wl3和第五字线wl5对应的存储器单元mc可以与放置在对应的子字线驱动器sd的右侧的子字线连接。
82.在写入操作和/或读取操作期间，可以选择与选择的字线连接的子字线驱动器sd(或子字线swl)中的至少一个(条)。可以对与子字线swl连接的存储器单元mc执行写入操作和/或读取操作，或者对与至少一条选择的子字线swl连接的存储器单元mc执行写入操作和/或读取操作，子字线swl与至少一个选择的子字线驱动器sd连接。
83.在一些实施例中，还可以设置用于选择与选择的字线或子字线中的至少一条连接的子字线驱动器sd中的至少一个的解码线。解码线可以由行解码器220基于行地址ra来控制。这里，为了清楚，已经省略了解码线。
84.因此，与第三字线wl3至第六字线sw6连接的子字线驱动器sd可以沿着列方向依次设置在第六区域r6的左侧和右侧。同样地，在第0区域r0至第五区域r5和第7区域r7至第15区域r15中的每个中，子字线驱动器sd可以沿着列方向依次设置在对应的区域的左侧和右侧。
85.在一些实施例中，在与第7突发长度bl7和第8突发长度bl8分别对应的第7区域r7和第八(第8)区域r8中，可以彼此独立地设置子字线驱动器sd。也就是说，第7区域r7的子字线swl可以独立于第8区域r8的子字线swl而驱动。
86.在与第0区域r0至第7区域r7相关联的子字线驱动器sd中的任何一个中发生的一个或多个错误不会影响第8区域r8至第15区域r15。同样地，在与第8区域r8至第15区域r15相关联的子字线驱动器sd中的任何一个中发生的一个或多个错误不会影响第0区域r0至第7区域r7。
87.因此，第0区域r0至第7区域r7和第8区域r8至第15区域r15可以是针对一个或多个行相关错误彼此独立的区段。因此，数据块的第0突发长度bl0至第7突发长度bl7和第8突发长度bl8至第15突发长度bl15可以错误无关。
88.在第0区域r0至第15区域r15中的每个中，第一位线感测放大器240可以与偶数编号的位线连接。在第0区域r0至第15区域r15中的每个中，第二位线感测放大器250可以与奇数编号的位线连接。
89.在一些实施例中，四(4)个存储器单元mc可以与一条子字线swl连接。与一条子字线swl连接的存储器单元mc可以同时被写入或可以同时被读取。与一条子字线swl连接的四(4)个存储器单元mc可以分别对应于4个数据信号dq。
90.在一些实施例中，多个存储器单元组可以与一条子字线swl连接。多个存储器单元群组中的每个可以包括与存储器装置100同时接收或输出的数据信号dq分别对应的存储器单元mc(例如，四(4)个存储器单元mc)。
91.在写入操作或读取操作期间，可以选择多个存储器单元组中的与一条子字线swl连接的一个。可以对选择的存储器单元组的存储器单元执行写入操作或读取操作。
92.图5是示出具有支持针对一个或多个行相关错误的错误无关的覆盖范围或独立区段的结构的存储体300的另一示例的框图。参照图1、图2和图5，存储体300可以包括存储器单元阵列310、第一行解码器320、第二行解码器330、第一位线感测放大器340、第二位线感测放大器350和列解码器360。
93.这里，除了配置第一行解码器320和第二行解码器330之外，存储体300的结构和操作可以与图3的存储体200的结构和操作相同。
94.第一行解码器320可以与第11字线wl11至第1n字线wl1n连接。第11字线wl11至第1n字线wl1n可以与第0区域r0至第7区域r7的存储单元连接。第二行解码器330可以与第21字线wl21至第2n字线wl2n连接。第21字线wl21至第2n字线wl2n可以与第8区域r8至第15区域r15的存储单元连接。
95.图6是部分地示出图5的存储器单元阵列310的概念图。参照图1、图2、图5和图6，如由粗虚线所示，第13字线wl13至第16字线wl16和第23字线wl23至第26字线wl26可以在第7区域r7与第8区域r8之间电分离和物理分离。因此，不共享第7区域r7和第8区域r8中的子字线驱动器sd。
96.第11字线wl11至第1n字线wl1n可以穿过包括第0区域r0至第7区域r7的第一区段，并且可以不穿过包括第8区域r8至第15区域r15的第二区段。第21字线wl21至第2n字线wl2n可以穿过包括第8区域r8至第15区域r15的第二区段，并且可以不穿过包括第0区域r0至第7区域r7的第一区段。
97.如参照图3和图4所述并且在关于图5和图6描述的结构的上下文中，属于包括第0区域r0至第7区域r7的第一区段的子字线驱动器sd的错误不会影响第二区段的第8区域r8至第15区域r15。此外，第8区域r8至第15区域r15中的子字线驱动器sd的错误不会影响第0区域r0至第7区域r7。
98.另外，在第11字线wl11至第1n字线wl1n处发生的故障(fault)(即，错误)不会影响第8区域r8至第15区域r15。在第21字线wl21至第2n字线wl2n处发生的故障(即，错误)不会影响第0区域r0至第7区域r7。因此，还可以针对字线电平的故障以及子字线驱动器电平的故障提供错误无关的覆盖范围。
99.另外，第一行解码器320的故障不会影响第二行解码器330的故障，并且第二行解码器330的故障不会影响第一行解码器320的故障。因此，可以针对行解码器电平的故障提供错误无关的覆盖范围。
100.图7是示出具有支持针对行相关错误的错误无关的覆盖范围或独立区段的结构的存储体400的另一示例的框图。参照图1、图2和图7，存储体400可以包括存储器单元阵列410、行解码器420、第一位线感测放大器440、第二位线感测放大器450和列解码器460。
101.这里，除了与行解码器420连接的字线wl1到wl2n的数量已加倍之外，存储体400的结构和操作可以与图3的存储体200的结构和操作相同。
102.图8是示出图7的存储器单元阵列410的示例的概念图。参照图1、图2、图7和图8，第一字线wl1至第2n字线wl2n可以依次与包括第0区域r0至第7区域r7的第一区段的存储器单元和包括第8区域r8至第15区域r15的第二区段的存储器单元连接。
103.在一些实施例中，包括第五字线wl5、第7字线wl7和第九字线wl9的奇数编号的字线可以与包括第0区域r0至第7区域r7的第一区段的存储器单元连接。这里，奇数编号的字线可以穿过第二区段以到达第一区段。包括第六字线wl6、第8字线wl8和第十字线wl10的偶数编号的字线可以与包括第8区域r8至第15区域r15的第二区段的存储器单元连接。
104.如参照图3和图4所述并且在关于图7和图8描述的结构的上下文中，属于包括第0区域r0至第7区域r7的第一区段的子字线驱动器sd的错误不会影响第二区段的第8区域r8至第15区域r15。此外，属于包括第8区域r8至第15区域r15的第二区段的子字线驱动器sd的错误不会影响第一区段的第0区域r0至第7区域r7。
105.另外，在奇数编号的字线处发生的故障(即，错误)不会影响第8区域r8至第15区域r15。在偶数编号的字线处发生的故障(即，错误)不会影响第0区域r0至第7区域r7。因此，还可以针对字线电平的故障以及子字线驱动器电平的故障提供错误无关的覆盖范围。
106.图9是示出与数据dt对应的数据块提供两个或更多个错误无关的覆盖范围的示例的概念图。共同参照图1至图9，存储器装置100的第一存储体组bg1和第二存储体组bg2的第一存储体bank1至第四存储体bank4中的每个可以被实现为图3和图4的存储体200、图5和图6的存储体300或图7和图8的存储体400。
107.存储器装置100可以同时接收或输出第一数据信号dq1至第四数据信号dq4。存储器装置100可以连续地接收或输出第一数据信号dq1至第四数据信号dq4达与第0突发长度bl0至第15突发长度bl15的数量对应的次数(即，16)。因此，作为存储器装置100与外部主机装置1200交换数据dt的单位的数据块可以由64位形成。
108.这里，假设存储器模块1100包括用于数据的八(8)个第一存储器装置1121至1124
和1131至1134以及用于数据的八(8)个第二存储器装置1127至1130和1137至1140。因此，存储器模块1100可以以1024位为单位与外部主机装置1200交换数据dt。
109.在此，术语“覆盖范围”表示数据块的子集，每个数据块是存储器装置100与外部主机装置1200交换数据dt的单位。例如，第0突发长度bl0至第7突发长度bl7可以构成第一覆盖范围，并且第8突发长度bl8至第15突发长度bl15可以构成第二覆盖范围，其中，第一覆盖范围包括第一数据dt1，并且第二覆盖范围包括第二数据dt2。
110.在第一覆盖范围中发生的错误不会影响第二覆盖范围，并且不会受到第二覆盖范围的影响。在第二覆盖范围中发生的错误不会影响第一覆盖范围，并且不会受到第一覆盖范围的影响。因此，第一覆盖范围和第二覆盖范围可以是错误无关的覆盖范围。存储器装置100可以针对16的突发长度bl提供两个或更多个错误无关的覆盖范围。
111.也就是说，存储在第一覆盖范围中的第一数据dt1的错误不会与存储在第二覆盖范围中的第二数据dt2的错误相关联。同样地，存储在第二覆盖范围中的第二数据dt2的错误不会与存储在第一覆盖范围中的第一数据dt1的错误相关联。
112.如参照图4、图6和图8所述，与第0突发长度bl0至第15突发长度bl15分别对应的第0区域r0至第15区域r15沿行方向布置。因此，两个或更多个错误无关的覆盖范围可以对应于针对行相关错误彼此独立的两个或更多个区段。在此，术语“区段”可以表示存储器单元阵列210的子集，并且区段中的每个可以包括第0区域r0至第15区域r15中的两个或更多个区域。
113.图10是示出与提供两个或更多个错误无关的覆盖范围的循环冗余码“c”和奇偶校验信息“p”对应的数据块的概念图。如参照图9所述，第0突发长度bl0至第7突发长度bl7可以构成第一覆盖范围，并且第8突发长度bl8至第15突发长度bl15可以构成第二覆盖范围。共同参照图1至图10，用于数据的第一存储器装置1121至1124和1131至1134的数据块可以是用于数据的数据块(例如，用于存储有效负载数据(payload data)的数据块)，并且用于ecc的第二存储器装置1125和1135的数据块可以是用于ecc的数据块(例如，用于存储循环冗余码“c”和奇偶校验信息“p”的数据块)。当用于数据的数据块提供两个或更多个错误无关的覆盖范围时，外部主机装置1200可以对两个或更多个覆盖范围独立地执行纠错编码/解码。
114.纠错编码可以用于在写入操作期间从数据dt生成循环冗余码“c”和奇偶校验信息“p”。纠错解码可以用于在读取操作期间使用循环冗余码“c”来检测数据dt中的一个或多个错误，并且使用奇偶校验信息“p”来纠正检测到的错误。
115.在一些实施例中，用于ecc的数据块可以包括用于针对数据的数据块的第一覆盖范围的第一循环冗余码c1和第一奇偶校验信息p1，以及用于针对数据的数据块的第二覆盖范围的第二循环冗余码c2和第二奇偶校验信息p2。
116.在一些实施例中，与第一通道ch1的用于ecc的第一存储器装置1125和1135中的一个对应的用于ecc的数据块可以包括与第一通道ch1的用于数据的数据块对应的第一循环冗余码c1和第二循环冗余码c2，并且与第一通道ch1的用于ecc的第一存储器装置1125和1135中的另一个对应的用于ecc的数据块可以包括与第一通道ch1的用于数据的数据块对应的第一奇偶校验信息p1和第二奇偶校验信息p2。
117.与第二通道ch2的用于ecc的第二存储器装置1126和1136中的一个对应的用于ecc
的数据块可以包括与第二通道ch2的用于数据的数据块对应的第一循环冗余码c1和第二循环冗余码c2，并且与第二通道ch2的用于ecc的第二存储器装置1126和1136中的另一个对应的用于ecc的数据块可以包括与第二通道ch2的用于数据的数据块对应的第一奇偶校验信息p1和第二奇偶校验信息p2。
118.图11是示出存储器模块1100的一个通道(例如，第一通道ch1)的第一存储器装置1121至1125和1131至1135的数据块的另一示例的概念图。除了放置数据块的相应位置之外，第二通道ch2的第二存储器装置1126至1130和1136至1140的数据块可以与参照图11描述的数据块相同。
119.共同参照图1至图11，属于用于数据的第一存储器装置1121至1124和1131至1134的用于数据的数据块中的每个可以包括用于第一覆盖范围1121a至1124a和1131a至1134a中的每个的第一数据dt1以及用于第二覆盖范围1121b至1124b和1131b至1134b中的每个的第二数据dt2。
120.用于ecc的第一存储器装置1125的用于ecc的数据块的第一覆盖范围1125a和第二覆盖范围1125b可以包括与用于数据的数据块的第一覆盖范围1121a至1124a和1131a至1134a的第一数据dt1以及第二覆盖范围1121b至1124b和1131b至1134b第二数据dt2分别对应的第一奇偶校验信息p1和第二奇偶校验信息p2。
121.用于ecc的第一存储器装置1135的用于ecc的数据块的第一覆盖范围1135a和第二覆盖范围1135b可以包括与用于数据的数据块的第一覆盖范围1121a至1124a和1131a至1134a的第一数据dt1以及第二覆盖范围1121b至1124b和1131b至1134b的第二数据dt2分别对应的第一循环冗余码c1和第二循环冗余码c2。
122.使用示出的数据块，存储器控制器1211可以在第一存储器装置1121至1125和1131至1135的对应于地址addr的位置处写入数据，或者从第一存储器装置1121至1125和1131至1135的对应于地址addr的位置读取数据。
123.第一覆盖范围1121a至1124a和1131a至1134a与第二覆盖范围1121b至1124b和1131b至1134b可以是错误无关，并且因此可以被视为不同的存储器。因此，存储器控制器1211执行纠错编码/解码的范围可以减小。
124.因此，当存储器控制器1211意图保持纠错的性能时，可以相应地减少所需的循环冗余码和奇偶校验信息的量。例如，当错误相关的覆盖范围的数据的量等于两(2)个错误无关的覆盖范围的数据的总量时，保持相同纠错性能所需的ecc的量可以在所述两个错误无关的覆盖范围中减半。
125.如图11中所示，与图8的示例相比，循环冗余码的量和奇偶校验信息的量可以保持相等。因此，可以改善存储器控制器1211的纠错的性能。当图1的存储器模块1100被实现为包括不支持错误无关的覆盖范围的普通存储器装置时，存储器模块1100的ras(可靠性、可用性、可维护性)覆盖范围可以是单个装置数据纠正(sddc)。
126.也就是说，如参照图1至图11所述，在存储器模块1100包括彼此错误无关的第一存储器装置1121至1125和1131至1135以及第二存储器装置1126至1130和1136至1140的情况下，针对存储器模块1100的错误无关的覆盖范围的rsa覆盖范围可以支持比sddc改善得更多的纠错功能。
127.由于数据块使用两个错误无关的覆盖范围来实现(例如，由于存储器单元被划分
为针对行相关错误彼此独立的两个区段)，因此存储器模块1100的纠错能力可以被改善。描述了两个覆盖范围或两个区段的示例，但是覆盖范围的数量或区段的数量不受限制。随着覆盖范围的数量或区段的数量增加，存储器模块1100的纠错能力可以改善。
128.在图11中示出了以错误无关的覆盖范围为单位执行纠错编码/解码的示例。然而，即使提供了错误无关的覆盖范围，存储器控制器1211也可以以数据块为单位执行纠错编码/解码。也就是说，用于ecc的第一存储器装置1125和1135的数据块可以包括八(8)个“循环冗余码”和八(8)条“奇偶校验信息”。
129.图12是在一个示例中概述针对图1的计算系统1000的操作方法的流程图。参照图1、图11和图12，存储器控制器1211可以对与第一部分(例如，一半)突发长度对应的第一数据dt1执行纠错编码，以生成第一循环冗余码c1和第一奇偶校验信息p1(s110)。
130.存储器控制器1211可以对与第二部分(例如，一半)突发长度对应的第二数据dt2执行纠错编码，以生成第二循环冗余码c2和第二奇偶校验信息p2(s120)。
131.存储器控制器1211可以将分别与第一部分突发长度和第二部分突发长度对应的第一数据dt1和第二数据dt2写入第一存储器装置(例如，用于数据的第一存储器装置1121至1124和1131至1134)(s130)。
132.存储器控制器1211可以将第一循环冗余码c1、第二循环冗余码c2、第一奇偶校验信息p1和第二奇偶校验信息p2写入第二存储器装置和第三存储器装置(例如，用于ecc的第一存储器装置1125和1135)(s140)。
133.这里，可以在写入操作期间执行前述步骤，在写入操作期间，使用第一通道ch1将数据写入第一存储器装置1121至1125和1131至1135。然后，存储器控制器1211可以使用第二通道ch2对第二存储器装置1126至1130和1136至1140执行相同类型的写入操作。在此，分别与第一通道ch1和第二通道ch2相关联的第一写入操作和第二写入操作可以同时并行地执行(例如，在时间上至少部分地重合)。
134.图13是示出其中图1的计算系统1000可以对遭受故障的存储器装置执行恢复操作(即，“恢复”)并且假设在一个覆盖范围中已经发生错误的示例的概念图。参照图1和图13，在一个覆盖范围中发生的故障可以被称为“第一类型故障”。因此，图13的示例可以被理解为从第一类型故障恢复。
135.在一些实施例中，故障可能发生在作为用于数据的第一存储器装置1121至1124和1131至1134中的一个的第一存储器装置1131的第一覆盖范围1131a中。存储器控制器1211可以(使用例如存储器映射)映射出第一存储器装置1131的其中发生故障的的第一覆盖范围1131a。
136.如第一箭头a1所指示的，存储器控制器1211可以选择用于ecc的第一存储器装置1125和1135中的一个，并且可以用选择的用于ecc的第一存储器装置1135的一个覆盖范围来替换映射出的覆盖范围。
137.图14是在一个示例中概述在用于ecc的存储器装置中的第一类型故障之后恢复图1的计算系统1000中的覆盖范围的方法的流程图。参照图1、图13和图14，存储器控制器1211可以从第一存储器装置(例如，用于数据的第一存储器装置1121至1124和1131至1134)读取第三数据，并且可以从第二存储器装置和第三存储器装置(例如，用于ecc的第一存储器装置1125和1135)读取第四数据(s210)。
138.存储器控制器1211可以使用第四数据的一部分(例如，第一循环冗余码c1和第一奇偶校验信息p1)执行第三数据之中的与第一部分(例如，一半)突发长度对应的数据(例如，第一数据dt1)的纠错解码(s220)。
139.存储器控制器1211可以使用第四数据的剩余部分(例如，第二循环冗余码c2和第二奇偶校验信息p2)执行第三数据之中的与第二部分(例如，一半)突发长度对应的数据(例如，第二数据dt2)的纠错解码(s230)。
140.存储器控制器1211可以确定是否需要第一类型替换。第一类型替换可以是用针对ecc的一个数据块的覆盖范围替换针对数据的一个数据块的覆盖范围(s240)。
141.在一些实施例中，当使用特定地址addr从存储器模块1100读取数据块时，在与特定位置对应的用于数据的数据块的覆盖范围中重复发生错误的情况下，可以确定在与特定地址addr对应并且与发生错误的覆盖范围对应的存储器装置中存在故障。当确定在一个覆盖范围中存在故障时，可以确定需要第一类型替换。
142.当确定不需要第一类型替换时(s240＝否)，处理结束。然而，当确定需要第一类型替换时(s240＝是)，存储器控制器1211可以为数据分配与第二存储器装置(例如，从用于ecc的第一存储器装置1125和1135中选择的用于ecc的第一存储器装置)的第一部分突发长度对应的覆盖范围(s250)。
143.图15是示出第一次执行第一类型替换的示例的概念图。参照图1、图13和图15，当存储器控制器1211基于识别出故障的地址addr访问第一存储器装置1121至1125和1131至1135时，存储器控制器1211可以通过图15中示出的数据块访问存储器模块1100。
144.选择的用于ecc的第一存储器装置1135的数据块的第一覆盖范围1135a可以替代地通过映射出的覆盖范围1131a传送要写入存储器模块1100中的第一数据dt1。即，可以将第一数据dt1写入到与存储空间的第一部分突发长度(例如，突发长度的前一半)对应的部分中，所述存储空间与地址addr对应并且属于选择的用于ecc的第一存储器装置1135。
145.选择的用于ecc的第一存储器装置1135的数据块的第二覆盖范围1135b可以以保留状态保持。即，可以不将数据写入到与存储空间的第二部分突发长度(例如，突发长度的后一半)对应的部分中，所述存储空间与地址addr对应并且属于选择的用于ecc的第一存储器装置1135。
146.未选择的用于ecc的第一存储器装置1125的数据块的第一覆盖范围1125a可以包括第一循环冗余码c1和第二循环冗余码c2。未选择的用于ecc的第一存储器装置1125的数据块的第二覆盖范围1125b可以包括第一奇偶校验信息p1和第二奇偶校验信息p2。
147.第一循环冗余码c1、第二循环冗余码c2、第一奇偶校验信息p1和第二奇偶校验信息p2可以被写入与地址addr对应并且属于未选择的用于ecc的第一存储器装置1125的存储空间。
148.与图13的数据块相比，图15的第一循环冗余码c1、第二循环冗余码c2、第一奇偶校验信息p1和第二奇偶校验信息p2会在数量上减半。如上所述，因为支持ras覆盖范围的ecc的量基于错误无关的覆盖范围而减半，所以在替换之后与地址addr对应的数据块可以针对错误无关的覆盖范围而支持sddc的ras覆盖范围。
149.图16是示出恢复第二次发生第一类型故障的存储器装置的示例的概念图。参照图1、图15和图16，故障可能发生在作为用于数据的第一存储器装置1121至1124和1131至1134
中的另一个的第一存储器装置1132的第一覆盖范围1132a中。存储器控制器1211可以从存储器映射映射出第一存储器装置1132的发生故障的第一覆盖范围1132a。
150.如由第二箭头a2所指示的，存储器控制器1211可以用包括保留覆盖范围的用于ecc的第一存储器装置1135的保留覆盖范围来替换映射出的覆盖范围。
151.图17是在一个示例中概述用于图1的计算系统1000的恢复方法的流程图，其中，具有第二次发生的第一类型故障的覆盖范围利用用于ecc的存储器装置的覆盖范围来恢复。参照图1、图16和图17，存储器控制器1211可以从第一存储器装置(例如，用于数据的第一存储器装置1121至1124和1131至1134)读取第5数据，从第二存储器装置(例如，选择的用于ecc的第一存储器装置1135)读取第6数据，并且从第三存储器装置(例如，未选择的用于ecc的第一存储器装置1125)读取第7数据(s310)。
152.存储器控制器1211可以使用第7数据的一部分(例如，第一循环冗余码c1和第一奇偶校验信息p1)执行第5数据和第6数据之中的与第一部分突发长度对应的数据的纠错解码(s320)。例如，存储器控制器1211可以使用第一循环冗余码c1和第一奇偶校验信息p1执行第一数据dt1的纠错解码。然后，存储器控制器1211可以使用第7数据的剩余部分(例如，第二循环冗余码c2和第二奇偶校验信息p2)执行与第5数据之中的第二部分突发长度对应的数据的纠错解码(s330)。例如，存储器控制器1211可以使用第二循环冗余码c2和第二奇偶校验信息p2执行第二数据dt2的纠错解码。在一个示例中，与第7数据对应的第一奇偶校验信息p1和第二奇偶校验信息p2中的每个的大小小于与第一数据dt1对应的第一奇偶校验信息p1和与第二数据dt2对应的第二奇偶校验信息p2中的每个的大小，与第7数据对应的第一循环冗余码c1和循环冗余码c2中的每个的大小小于与第一数据dt1对应的第一循环冗余码c1和与第二数据dt2对应的第二循环冗余码c2中的每个的大小。
153.存储器控制器1211可以确定是否需要第一类型替换(s340)。当使用特定地址addr从存储器模块1100读取数据块时，在与特定位置对应的用于数据的数据块的覆盖范围中重复发生错误的情况下，可以确定在与特定地址addr对应并且与发生错误的覆盖范围对应的存储器装置中存在故障。当确定在一个覆盖范围中存在故障时，可以确定需要第一类型替换。
154.当确定不需要第一类型替换时(s340＝否)，处理结束。然而，当确定需要第一类型替换时(s340＝是)，存储器控制器1211可以为数据分配第二存储器装置(例如，用于选择的ecc的第二存储器装置)的与第二部分突发长度对应的覆盖范围(s350)。
155.图18是示出第二次执行第一类型替换的示例的概念图。参照图1、图16和图18，当存储器控制器1211基于识别出故障的地址addr访问第一存储器装置1121至1125和1131至1135时，存储器控制器1211可以通过图18中示出的数据块访问存储器模块1100。
156.选择的用于ecc的第一存储器装置1135的数据块的第二覆盖范围1135b可以替代地通过映射出的覆盖范围1132a传送要写入存储器模块1100中的第一数据dt1。即，可以将第一数据dt1写入与地址addr对应并且属于选择的用于ecc的第一存储器装置1135的存储空间的例如与第二部分突发长度对应的部分。
157.未选择的用于ecc的第一存储器装置1125的数据块的第一覆盖范围1125a可以包括第一循环冗余码c1和第二循环冗余码c2。未选择的用于ecc的第一存储器装置1125的数据块的第二覆盖范围1125b可以包括第一奇偶校验信息p1和第二奇偶校验信息p2。
158.如参照图15所描述的，在替换之后，与地址addr对应的数据块可以针对错误无关的覆盖范围来支持sddc的ras覆盖范围。
159.如参照图13至图15所描述的，当第一类型故障第一次发生在与特定地址addr对应的存储空间中时，存储器模块1100可以基于错误无关的覆盖范围来支持sddc的ras覆盖范围，并且可以支持恢复。
160.如参照图16至图18所描述的，当第一类型故障第二次发生在与特定地址addr对应的存储空间中时，存储器模块1100可以基于错误无关的覆盖范围来支持sddc的ras覆盖范围，并且可以支持恢复。
161.之后，即使第一类型故障第三次发生在与特定地址addr对应的存储空间中，存储器模块1100也可以基于错误无关的覆盖范围来支持sddc的ras覆盖范围，并且可以支持纠错。
162.关于参照图13至图18描述的实施例，已参照第一通道ch1的第一存储器装置1121至1125和1131至1135的数据块描述执行故障检测、替换和恢复以及纠错的示例。然而，此描述可以同样应用于图13至图18的实施例以及第二通道ch2的第二存储器装置1126至1130和1136至1140。
163.图19是示出当数据块中发生错误时图1的计算系统恢复发生故障的存储器装置的另一示例的概念图。参照图1和图19，发生在一个数据块中的故障可以是第二类型故障。图19中示出的示例示出了第一次发生的第二类型故障。
164.也就是说，故障可能发生在作为用于数据的第一存储器装置1121至1124和1131至1134中的一个的第一存储器装置1131的数据块中。存储器控制器1211可以从存储器映射映射出第一存储器装置1131的发生故障的数据块。
165.如由第三箭头a3所指示，存储器控制器1211可以选择用于ecc的第一存储器装置1125和1135中的一个，并且选择的用于ecc的第一存储器装置1135的数据块可以替换映射出的数据块。
166.图20是在一个示例中示出在图1的计算系统1000中利用用于ecc的存储器装置的覆盖范围来恢复具有第二类型故障的覆盖范围的方法的流程图。参照图1、图19和图20，存储器控制器1211可以从第一存储器装置(例如，用于数据的第一存储器装置1121至1124和1131至1134)读取第三数据，并且从第二存储器装置和第三存储器装置(例如，用于ecc的第一存储器装置1125和1135)读取第四数据(s410)。
167.存储器控制器1211可以使用第四数据的一部分(例如，第一循环冗余码c1和第一奇偶校验信息p1)执行第三数据之中的与第一部分突发长度对应的数据(例如，第一数据dt1)的纠错解码(s420)。
168.存储器控制器1211可以使用第四数据的剩余部分(例如，第二循环冗余码c2和第二奇偶校验信息p2)对第三数据之中的与第二部分突发长度对应的数据(例如，第二数据dt2)执行纠错解码(s430)。
169.然后，存储器控制器1211可以确定是否需要第二类型替换(s440)。第二类型替换可以是用针对ecc的一个数据块替换针对数据的一个数据块。
170.在当使用特定地址addr从存储器模块1100读取数据块时与特定位置对应的用于数据的数据块中重复发生错误的情况下，可以确定在与特定地址addr对应并且与发生错误
的数据块对应的存储器装置中存在故障。当确定一个数据块中存在故障时，可以确定需要第二类型替换。
171.当确定不需要第二类型替换时(s440＝否)，处理结束。然而，当确定需要第二类型替换时(s440＝是)，存储器控制器1211可以为数据分配第二存储器装置(例如，从用于ecc的第一存储器装置1125和1135中选择的用于ecc的第一存储器装置)(s450)。
172.图21是示出执行第二类型替换的示例的概念图。参照图1、图19和图21，当存储器控制器1211基于识别出故障的地址addr访问第一存储器装置1121至1125和1131至1135时，存储器控制器1211可以通过图21中示出的数据块访问存储器模块1100。
173.选择的用于ecc的第一存储器装置1135的数据块可以替代地通过映射出的第一存储器装置1131的数据块来传送要写入到存储器模块1100中的第一数据dt1和第二数据dt2。也就是说，第一数据dt1和第二数据dt2可以被写入到与地址addr对应并且属于选择的用于ecc的第一存储器装置1135的存储空间中。
174.未被选择的用于ecc的第一存储器装置1125的数据块的第一覆盖范围1125a可以包括第一循环冗余码c1和第二循环冗余码c2。未选择的用于ecc的第一存储器装置1125的数据块的第二覆盖范围1125b可以包括第一奇偶校验信息p1和第二奇偶校验信息p2。
175.第一循环冗余码c1、第二循环冗余码c2、第一奇偶校验信息p1和第二奇偶校验信息p2可以被写入到与地址addr对应并且属于未选择的用于ecc的第一存储器装置1125的存储空间中。
176.如参照图15和图18所描述的，在替换之后与地址addr对应的数据块可以针对错误无关的覆盖范围来支持sddc的ras覆盖范围。
177.在关于图19至图21描述的实施例中，参照第一通道ch1的第一存储器装置1121至1125和1131至1135的数据块描述执行故障检测、替换和恢复以及纠错的示例。然而，此描述可以同样应用于第二通道ch2的第二存储器装置1126至1130和1136至1140。
178.图22是在一个示例中概述在图1的计算系统1000中执行存储器模块1100的训练的方法的流程图。参照图1和图22，在计算系统1000通电时(s510)，存储器控制器1211可以识别隔离的x4存储器模块和突发长度bl(s520)。例如，存储器控制器1211可以从存储器模块1100的串行存在检测(spd)接收信息，并且可以识别隔离的x4存储器模块和突发长度bl。
179.隔离的x4存储器模块可以为这样的存储器模块，该存储器模块支持针对如参照图3至图8所描述的突发长度bl的两个或更多个错误无关的覆盖范围(例如，针对行相关错误的彼此错误无关的覆盖范围)并且基于通过4个数据信号(x4)接收或输出数据dt或ecc的存储器装置。
180.然后，存储器控制器1211可以开始训练(s530)。这里，训练可以包括对数据信号dq和数据选通信号dqs的发送时序和接收时序进行校准。
181.存储器控制器1211可以确定是否检测到装置故障(s540)。例如，当第一存储器装置1121至第二存储器装置1140中的至少一个的训练失败时，可以检测到装置故障。
182.当检测到装置故障时(s540＝是)，存储器控制器1211可以执行第二类型替换(s550)。例如，如参照图19至图21所述，存储器控制器1211可以映射出整个存储器装置有故障。存储器控制器1211可以用用于ecc的存储器装置中的一个的数据块替换故障存储器装置的所有数据块。
183.然而，当未检测到装置故障时(s540＝否)，存储器控制器1211可以完成训练(s560)。在一个实施例中，可以执行映射出和替换以彼此可区分。例如，可以在训练期间执行映射。可以在训练完成之后执行替换。
184.在一个示例中，响应于包括第一存储器装置、第二存储器装置和第三存储器装置的存储器模块的通电，可对第一存储器装置、第二存储器装置和第三存储器装置执行第一训练。当在第一训练中，在第一存储器装置之中检测到第一故障存储器装置时，在第一训练完成之后，将第一数据存储在第二存储器装置和第一存储器装置之中的除了第一故障存储器装置之外的剩余存储器装置中，并且将第一纠错码存储在第三存储器装置中。当在第一训练中，在第一存储器装置之中未检测到第一故障存储器装置时，在第一训练完成之后，将第一数据存储在第一存储器装置中，并且将第二纠错码存储在第二存储器装置和第三存储器装置中。
185.可选地，响应于还包括第四存储器装置、第五存储器装置和第六存储器装置的存储器模块的通电，对第四存储器装置、第五存储器装置和第六存储器装置执行第二训练。当在第二训练中，在第四存储器装置之中检测到第二故障存储器装置时，在第二训练完成之后，将第二数据存储在第五存储器装置和第四存储器装置中除了第二故障存储器装置之外的剩余存储器装置中，并且将第三纠错码存储在第六存储器装置中。当在第二训练中，在第四存储器装置之中未检测到第二故障存储器装置时，在第二训练完成之后，将第二数据存储在第四存储器装置中，并且将第四纠错码存储在第五存储器装置和第六存储器装置中。
186.如上所述，根据发明构思的实施例的存储器模块1100可以支持由于训练失败而导致的装置故障的恢复。
187.图23是示出针对第一存储器装置1121至1125和1131至1135的存储空间的示例的概念图。参照图1和图23，第一存储器装置1121至1125和1131至1135的存储空间中的每个可以对应于多个数据块。在图23中，第一存储器装置1121至1125和1131至1135的存储空间由粗线的矩形标记，并且与突发长度bl和数据信号dq对应的数据块由细线的矩形标记。
188.数据块中的每个可以用如细虚线所标记的彼此错误无关的两个或更多个覆盖范围来实现。存储器控制器1211可以以数据块为单位访问第一存储器装置1121至1125和1131至1135的存储空间。在一些实施例中，当存储器控制器1211一旦访问(例如，写入或读取)第一存储器装置1121至1125和1131至1135的存储空间时被访问的数据块由粗虚线标记。由粗虚线标记的数据块可以对应于图11中示出的数据块。
189.在第一存储器装置1121至1125和1131至1135的存储空间中的每个中，可以以数据块为单位执行替换。例如，第一存储器装置1121的存储空间中的第一存储空间可以是正常的，并且第一存储器装置1121的存储空间中第二存储空间可能具有故障。当存储器控制器1211访问第一存储器装置1121的第一存储空间时，第一存储器装置1121的数据块可以包括如图11中所示的第一数据dt1和第二数据dt2。
190.当存储器控制器1211访问第一存储器装置1121的第二存储空间时，可以如参照图15或图21所述替换第一存储器装置1121的数据块的覆盖范围中的一个。
191.参照图23描述的实施例可以同样应用于第二通道ch2的第二存储器装置1126至1130和1136至1140。
192.在上述实施例中，描述了安置循环冗余码“c”和奇偶校验信息“p”的数据块的位
置。然而，循环冗余码“c”和奇偶校验信息“p”的位置不限于上述例子。可以基于外部主机装置1200的需求随机地确定循环冗余码“c”和奇偶校验信息“p”安置在数据块中的顺序或形状。
193.在上述实施例中，使用术语“第一”、“第二”、“第三”等描述了根据发明构思的组件。然而，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分开，而不限制发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序含义或数字含义。
194.在上述实施例中，使用块来描述根据发明构思的实施例的组件。这些块可以用各种硬件装置(诸如，集成电路、专用ic(asci)、现场可编程门阵列(fpga)和复杂可编程逻辑装置(cpld)、在硬件装置中驱动的固件)、软件(诸如，应用程序)或者硬件装置和软件的组合来实现。此外，块可以包括用集成电路中的半导体元件实现的电路或注册为知识产权(ip)的电路。
195.根据发明构思，半导体存储器模块的存储器装置可以包括以数据块为单位访问并且彼此错误无关的两个或更多个覆盖范围。提供了一种使用用于ecc的数据块作为用于数据的数据块的备份空间来访问支持改善的纠错功能的半导体存储器模块的方法。
196.虽然已经参照发明构思的某些实施例描述了发明构思，但是对于本领域普通技术人员将明显的是，在不脱离如权利要求中阐述的发明构思的覆盖范围的情况下，可以对其进行各种改变和修改。