一种用于存储器测试的地址扰乱器发生装置及其方法与流程

1.本发明涉及一种用于存储器测试的地址扰乱器发生装置及其方法，属于集成电路自动测试设备、半导体制造、仪器仪表、数字信号、存储器芯片测试等领域。


背景技术：

2.存储器芯片因为设计的原因，存储单元的物理位置地址与提供给用户外部访问的逻辑地址之间并不是一一对应的。
3.现有测试方法主要基于两类测试设备进行：第一类为具有算法图形发生器(algorithm pattern generator，简称apg)的测试设备，第二类为不具有apg的测试设备。
4.对于存储器芯片的测试，测试设备的算法图形发生器(algorithm pattern generator，简称apg)是按照存储单元的物理位置地址进行地址发生的，这就有可能导致通过apg所产生的地址访问到的物理存储单元并非期望的物理单元，从而导致测试目的无法达到。另外，对于具有apg的测试设备，测试时，一般通过在dut板处将ate给出的地址测试通道按照存储器件的物理与逻辑地址映射关系连接到被测器件的物理管脚上，从而实现物理地址与逻辑地址的映射对应。这种方法需要根据各种不同的映射情况，dut板的测试针卡设计上会生成多个不同的版本。管理及维护困难，同时由于prober card（测试针卡）成本很高，生成多个版本会造成测试成本过高。
5.对于不具有apg的测试设备，通常是通过编写专门的测试图形文件，为每个存储单元写一段测试图形，相应的测试图形中将每个待测试存储单元的物理地址按照逻辑地址一一进行描述。这种方法对于小型的存储器（eeprom,嵌入式memory等）来说，由于存储单元不多，还可以接受。对于大型存储器（flash、ddr等）来说，由于存储单元太多（多达数百万至上亿个单元），会导致测试图形文件太大，从而可读性、可维护性太差, 对于一般测试设备的图形深度也无法满足此类测试方法。


技术实现要素：

6.本发明针对现有技术的不足，本发明提出了一种基于地址扰乱器的逻辑地址与物理地址映射解决方案。通过该方法，可以在不用修改测试图形文件及dut板连接方案的情况下，实现测试图形与不同dut间的地址映射；同时通过扰乱器算法发生器，实现较复杂的存储器地址发生方法。
7.为实现上述的技术目的，本发明将采取如下的技术方案：一种用于存储器测试的地址扰乱器发生装置，包括：地址发生器，用以输出表征目标被测器件存储单元的物理地址至地址扰乱器；地址扰乱器，用以从自身所预存的地址扰乱数据中，筛选出与表征目标被测器件存储单元的物理地址对应的逻辑地址，并输出至dut板；扰乱器算法发生器，用以生成地址扰乱数据；扰乱器算法发生器的输入与地址扰乱器连接，为若干任意的存储单元的物理地
址；扰乱器算法发生器的输出为与各存储单元的物理地址对应的所有逻辑地址，并写入地址扰乱器；在地址扰乱器的存储单元中，扰乱器算法发生器的输入、输出一一匹配地储存，以形成所述的地址扰乱数据。
8.优选地，所述扰乱器算法发生器的输入、输出满足地址扰乱算法以形成所述的地址扰乱数据，所述地址扰乱算法为表述地址扰乱器的输入与输出之间关系的计算表达式。
9.优选地，所述的地址扰乱器，包括多路选择器以及扰乱随机存储器；扰乱器算法发生器的输入，通过多路选择器连接至扰乱随机存储器；扰乱器算法发生器的输出，写入扰乱随机存储器中储存；扰乱器算法发生器的输入、扰乱器算法发生器的输出，一一对应地存储于扰乱随机存储器的相应单元中；地址发生器所产生的表征目标被测器件存储单元的物理地址，通过多路选择器连接至扰乱随机存储器，以从扰乱随机存储器的相应单元中筛选出与表征目标被测器件存储单元的物理地址对应的逻辑地址并输出至dut板。
10.优选地，所述的地址扰乱器中多路选择器以及扰乱随机存储器的数量，与地址发生器的位宽匹配。
11.本发明的另一个技术目的是提供一种用于存储器测试的地址扰乱器发生方法，包括以下步骤：步骤一、在地址扰乱器中预存地址扰乱数据步骤1.1、编辑地址扰乱算法在扰乱器算法发生器中编辑地址扰乱算法；步骤1.2、输出与扰乱器算法发生器输入对应的所有逻辑地址向扰乱器算法发生器输入若干任意的存储单元的物理地址，通过扰乱器算法发生器中地址扰乱算法的处理，输出与各存储单元的物理地址对应的所有逻辑地址；步骤1.3、将逻辑地址写入地址扰乱器的扰乱随机存储器将步骤1.2运算得到的所有逻辑地址写入地址扰乱器的扰乱随机存储器中并存储；步骤1.4、将扰乱器算法发生器的输入连接至扰乱随机存储器将步骤1.2中，参与扰乱器算法发生器运算的所有存储单元的物理地址，通过多路选择器连接至扰乱随机存储器中，并与步骤1.3中在先写入的所有逻辑地址匹配后，存储在相应的存储单元；在扰乱随机存储器中，一一匹配的各扰乱器算法发生器的输入、输出即构成所述的地址扰乱数据；步骤二、测试步骤2.1、输出表征目标被测器件存储单元的物理地址启动地址发生器，以输出表征目标被测器件存储单元的物理地址依次至地址扰乱器的多路选择器、扰乱随机存储器；步骤2.2、输出与目标被测器件存储单元的物理地址对应的逻辑地址扰乱随机存储器根据所接收到的目标被测器件存储单元的物理地址，从预存的地
址扰乱数据中，筛选出与目标被测器件存储单元的物理地址匹配的逻辑地址后，输出至dut板；步骤2.3、通过dut板输出对应的逻辑地址至ate；步骤2.4、ate根据dut板所输入的逻辑地址作出判断。
12.基于上述的技术目的，相对于现有技术，本发明具有如下的优势：优点1：测试图形文件只需要按照物理地址进行自动算法地址发生，无需关心具体的逻辑地址映射，提高测试图形文件的可读性。
13.优点2：同一个测试图形文件可以适配不同的目标器件（同一个芯片可能会封装成不同的外形，所提供的物理地址访问管脚顺序与数量可能不同），提高测试图形文件的可维护性。
14.优点3：多个相同管芯的存储器芯片可以共用一张测试针卡，降低测试成本。
附图说明
15.图1示意性地示出了本发明的一个实施例对应的地址扰乱器发生装置；图2示出了一个流程图，它展示了本发明的一个实施例的方法的步骤；图1中：11、x地址发生器；12、y地址发生器；13、地址扰乱器；13
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1、多路选择器；13
‑
2、扰乱随机存储器；14
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扰乱器算法发生器；15
‑
被测目标器件。
具体实施方式
16.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、表达式和数值不限制本发明的范围。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
17.如图1、图2所示，本发明提供了一种用于存储器测试的地址扰乱器发生装置，包括：地址发生器、地址扰乱器以及扰乱器算法发生器，其中：所述的地址发生器，用以输出表征目标被测器件存储单元的物理地址至地址扰乱器；所述的地址扰乱器，用以从自身所预存的地址扰乱数据中，筛选出与表征目标被测器件存储单元的物理地址对应的逻辑地址，并输出至dut板；所述的扰乱器算法发生器，用以生成地址扰乱数据；扰乱器算法发生器的输入与地址扰乱器连接，为若干任意的存储单元的物理地址；扰乱器算法发生器的输出为与各存储单元的物理地址对应的所有逻辑地址，并写入地址扰乱器；所述扰乱器算法发生器的输入、输出满足地址扰乱算法：
在地址扰乱器的存储单元中，扰乱器算法发生器的输入、输出一一匹配地储存，以形成所述的地址扰乱数据。
18.地址扰乱算法，即表述地址扰乱器的输入(x,y)与输出o之间关系的计算表达式，其中，地址扰乱器包括一个x地址扰乱器和一个y地址扰乱器，x为地址扰乱器对应的输入x，y为y地址扰乱器对应的输入。例如： 对于x scamble ram（x地址扰乱器）来说，假设dut有x[15:0],y[15:0]的地址位宽，设置以下公式：o[15:1] = x[15:1];o[0] = x[0] ^ x[1];两个公式一起将o[15:0]与x[15:0]的对应关系都覆盖了，通过软件地址扰乱器可以枚举出每一个x的情况下，o对应的值，例如：x
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o0x0000
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0x00000x0001
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0x00010x0002
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0x00030x0003
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0x00020x0004
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0x00040x0005
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0x00050x0006
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0x0007......以上需要枚举出65535种情况下o的值。然后将每个o值写入x scramble ram对应的每个单元中，即形成了地址扰乱数据。y scramble ram（y地址扰乱器）的数据生成方法同理。
[0019]
优选地，所述的地址扰乱器，包括多路选择器以及扰乱随机存储器；扰乱器算法发生器的输入，通过多路选择器连接至扰乱随机存储器；扰乱器算法发生器的输出，写入扰乱随机存储器中储存；扰乱器算法发生器的输入、扰乱器算法发生器的输出，一一对应地存储于扰乱随机存储器的相应单元中；地址发生器所产生的表征目标被测器件存储单元的物理地址，通过多路选择器连接至扰乱随机存储器，以从扰乱随机存储器的相应单元中筛选出与表征目标被测器件存储单元的物理地址对应的逻辑地址并输出至dut板。
[0020]
优选地，所述的地址扰乱器中多路选择器以及扰乱随机存储器的数量，与地址发生器的位宽匹配。
[0021]
基于上述地址扰乱器发生装置，本发明提供一种用于存储器测试的地址扰乱器发生方法，包括以下步骤：步骤一、在地址扰乱器中预存地址扰乱数据步骤1.1、编辑地址扰乱算法在扰乱器算法发生器中编辑地址扰乱算法；步骤1.2、输出与扰乱器算法发生器输入对应的所有逻辑地址向扰乱器算法发生器输入若干任意的存储单元的物理地址，通过扰乱器算法发生器中地址扰乱算法的处理，输出与各存储单元的物理地址对应的所有逻辑地址；步骤1.3、将逻辑地址写入地址扰乱器的扰乱随机存储器
将步骤1.2运算得到的所有逻辑地址写入地址扰乱器的扰乱随机存储器中并存储；步骤1.4、将扰乱器算法发生器的输入连接至扰乱随机存储器将步骤1.2中，参与扰乱器算法发生器运算的所有存储单元的物理地址，通过多路选择器连接至扰乱随机存储器中，并与步骤1.3中在先写入的所有逻辑地址匹配后，存储在相应的存储单元；在扰乱随机存储器中，一一匹配的各扰乱器算法发生器的输入、输出即构成所述的地址扰乱数据；步骤二、测试步骤2.1、输出表征目标被测器件存储单元的物理地址启动地址发生器，以输出表征目标被测器件存储单元的物理地址依次至地址扰乱器的多路选择器、扰乱随机存储器；步骤2.2、输出与目标被测器件存储单元的物理地址对应的逻辑地址扰乱随机存储器根据所接收到的目标被测器件存储单元的物理地址，从预存的地址扰乱数据中，筛选出与目标被测器件存储单元的物理地址匹配的逻辑地址后，输出至dut板；步骤2.3、通过dut板输出对应的逻辑地址至ate；步骤2.4、ate根据dut板所输入的逻辑地址作出判断。
[0022]
实施例1附图1具体公开了本发明的一个实施例，其以16位的x、y地址发生器为例。其中：x地址发生器11和y地址发生器12均为16bit。每一个地址发生器（x地址发生器11或y地址发生器12）主要由一个16bit的算术逻辑单元(algorithm logic unit, alu)，和若干个16bit计数器组成(counter)。通过alu和counter可以实现按照一定算法的16bit地址发生，该地址表征的是目标被测器件存储单元的物理地址。
[0023]
地址扰乱器13，包括一个x地址扰乱器和一个y地址扰乱器。每个地址扰乱器（x地址扰乱器或y地址扰乱器）由一个多路选择器13
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1，和一个64kx16的扰乱随机存储器（sram）13
‑
2组成。sram的输出即为地址扰乱器的输出，与dut连接。
[0024]
扰乱器算法发生器14为软件算法发生器，用户可以通过在软件上输入地址扰乱算法——x地址、y地址与输出o之间的关系公式：软件算法发生器自动根据地址扰乱算法穷举出各个x或y地址输入情况下对应的逻辑地址（输出o），并写入到扰乱随机存储器（scramble ram）中。同时根据地址扰乱算法将需要参与运算的x地址及y地址通过多路选择器连接到scramble ram，使得各x地址、y地址以及对应的逻辑地址一一匹配地储存在扰乱随机存储器这样不同的x地址及y地址，将选择scramble ram的相应单元，并将存储的逻辑地址输出，从而实现了从alu发生的x或y物理地址，到输出的逻辑地址的自动转换。
[0025]
被测目标器件15 (device under test，简称dut)，即被测试的存储器。
[0026]
以上方案是针对如何从物理地址到逻辑地址的自动转换解决方案，不限于地址发生器的具体位宽，或地址发生器的个数，例如： 对于24bit位宽的x,y,z地址发生器情况下也是适用的，只是扰乱器中的多路选择器与sram按照24bit位宽进行扩展即可。
[0027]
实施例2附图1具体公开了本发明的一个实施例的方法的流程图，其以实施例所述的用于存储器测试的地址扰乱器发生装置为基础。包括如下修改：步骤一、在地址扰乱器中预存地址扰乱数据步骤1.1、用户在地址扰乱器中编辑地址扰乱算法公式，形成扰乱算法发生器；步骤1.2、向地址扰乱算法发生器中输入16位的任意的存储单元的物理地址x、y，扰乱算法发生器根据地址扰乱算法公式穷举所有输入情况下对应的逻辑地址；步骤1.3、软件将所有逻辑地址下载到scramble ram中；步骤1.4、软件设置各个多路选择器，将所有参与运算的物理地址x、y连接到scramble ram；步骤二、步骤2.1、启动测试，通过x、y地址发生器产生测试所需的物理地址，并输入地址扰乱器；步骤2.2、地址扰乱器的scramble ram根据步骤2.1产生的物理地址，输出所存储的对应逻辑地址给dut；步骤2.3、dut输出相应逻辑地址的数据至ate；步骤2.4、ate根据dut输出数据，判断测试是否通过，通知handler（处理器）或prober（测试针）进行pass（成功）/fail（失败）分选。