技术特征：
1.一种模拟神经存储器系统，包括：矢量
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矩阵乘法阵列，所述矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括位线端子、源极线端子和字线端子；多条位线，其中所述多条位线中的每一者耦接到一列存储器单元的所述位线端子；多条字线，其中所述多条字线中的每一者耦接到一行存储器单元的所述字线端子；和多条源极线，其中所述多条源极线中的每一者耦接到一行或多行存储器单元的所述源极线端子；其中所述多条字线平行于所述多条位线并且垂直于所述多条源极线。2.根据权利要求1所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。3.根据权利要求1所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。4.一种模拟神经存储器系统，包括：矢量
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矩阵乘法阵列，所述矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括位线端子、控制栅端子和字线端子；多条位线，其中所述多条位线中的每一者耦接到一列存储器单元的所述位线端子；多条控制栅线，其中所述多条控制栅线中的每一者耦接到一行存储器单元的所述控制栅端子；和多条字线，其中所述多条字线中的每一者耦接到一行存储器单元的所述字线端子；其中所述多条控制栅线平行于所述多条位线并且垂直于所述多条字线。5.根据权利要求4所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。6.根据权利要求4所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。7.一种模拟神经存储器系统，包括：多个矢量
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矩阵乘法阵列，每个阵列包括组织成行和列的非易失性存储器单元；多个低电压行解码器，每个低电压行解码器为所述多个矢量
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矩阵乘法阵列中的一个提供行解码器功能；和多个全局高电压行解码器，每个全局高电压行解码器由所述多个矢量
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矩阵乘法阵列中的两个矢量
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矩阵乘法阵列共享，并且向所述多个低电压行解码器中的两个低电压行解码器提供高电压信号。8.根据权利要求7所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。9.根据权利要求7所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。10.一种模拟神经存储器系统，包括：矢量
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矩阵乘法阵列，所述矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括控制栅端子和字线端子；多条字线，其中所述多条字线中的每一者耦接到一行存储器单元的所述字线端子；
多条控制栅线，其中所述多条控制栅线中的每一者耦接到一行存储器单元的所述控制栅端子；和多个解码器，每个解码器选择性地耦接到用于提供行解码器功能的所述多条字线和用于提供控制栅解码器功能的所述多条控制栅线中的一者或两者。11.根据权利要求10所述的系统，其中所述解码器选择性地耦接到所述多条字线，并且其中能够选择或取消选择所述行解码器功能。12.根据权利要求10所述的系统，其中所述解码器选择性地耦接到所述控制栅线，并且其中能够选择或取消选择所述控制栅解码器功能。13.根据权利要求11所述的系统，其中所述解码器进一步选择性地耦接到所述控制栅线，并且其中能够选择或取消选择所述控制栅解码器功能。14.根据权利要求10所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。15.根据权利要求10所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。16.一种模拟神经存储器系统，包括：矢量
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矩阵乘法阵列，所述矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括位线端子、源极线端子、控制栅端子和字线端子；多条位线，其中所述多条位线中的每一者耦接到一列存储器单元的所述位线端子；多条字线，其中所述多条字线中的每一者耦接到一行存储器单元的所述字线端子；多条控制栅线，其中所述多条控制栅线中的每一者耦接到一行存储器单元的所述控制栅端子；多条源极线，其中所述多条源极线中的每一者耦接到两行存储器单元的所述源极线端子；输出块，所述输出块耦接到所述多条位线；输入块，所述输入块耦接到所述多条字线、所述多条控制栅线或所述多条源极线；和多路复用器，所述多路复用器用于从所述输出块接收位并响应于控制信号将所述位的一部分提供给所述输入块或耦接到另一个矢量
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矩阵乘法阵列的输入块。17.根据权利要求16所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。18.根据权利要求16所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。19.根据权利要求16所述的系统，其中所述多路复用器是时分复用器。20.一种模拟神经存储器系统，包括：矢量
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矩阵乘法阵列，所述矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括位线端子、源极线端子和字线端子；多条位线，其中所述多条位线中的每一者耦接到一列存储器单元的所述位线端子；多条字线，其中所述多条字线中的每一者通过一个或多个路由块耦接到一行存储器单元的所述字线端子；和多条源极线，其中所述多条源极线中的每一者耦接到两行存储器单元的所述源极线端
子；其中所述多条字线平行于所述多条位线并且垂直于所述多条源极线；并且其中所述一个或多个路由块将所述多条字线耦接到一行存储器单元的所述字线端子，其中所述行沿垂直于所述多条字线的方向布置。21.根据权利要求20所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。22.根据权利要求20所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。23.一种模拟神经存储器系统，包括：多条全局位线；多个感测放大器，所述多个感测放大器中的每一者耦接到所述多条全局位线中的一者；列复用器，所述列复用器耦接到所述多条全局位线，用于选择所述多条全局位线中的一条或多条全局位线以用于编程和验证操作；和多个矢量
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矩阵乘法阵列，每个矢量
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矩阵乘法阵列包括：非易失性存储器单元阵列，所述非易失性存储器单元阵列被组织成行和列，每个存储器单元包括位线端子；多条本地位线，所述多条本地位线中的每一者耦接到所述阵列中的相应列存储器单元的所述位线端子；和多个复用器，所述多个复用器用于将所述多个本地位线耦接到所述多个全局位线；其中所述列复用器和所述多个感测放大器由所述多个矢量
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矩阵乘法阵列共享。24.根据权利要求23所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。25.根据权利要求23所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。26.根据权利要求23所述的系统，其中所述感测放大器是模数转换器。27.一种模拟神经存储器系统，包括：第一矢量
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矩阵乘法阵列，所述第一矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，每个存储器单元包括位线端子和控制栅端子；第二矢量
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矩阵乘法阵列，所述第二矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，每个存储器单元包括位线端子、字线端子和控制栅端子；高电压行解码器，所述高电压行解码器用于将高电压施加到所述第一矢量
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矩阵乘法阵列中的选定行和所述第二矢量
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矩阵乘法阵列中的选定行中的单元的字线端子；第一组控制栅线，所述控制栅线中的每一者耦接到所述第一矢量
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矩阵乘法阵列中的一行单元的控制栅端子，并且不耦接到所述第二矢量
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矩阵乘法阵列；和第二组控制栅线，所述控制栅线中的每一者耦接到所述第二矢量
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矩阵乘法阵列中的一行单元的控制栅端子，并且不耦接到所述第一矢量
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矩阵乘法阵列。28.根据权利要求27所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。
29.根据权利要求27所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。30.一种模拟神经存储器系统，包括：多个矢量
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矩阵乘法阵列，每个矢量
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矩阵乘法阵列包括被组织成行和列的非易失性存储器单元的阵列，其中每个存储器单元包括字线端子；多个读取行解码器，每个读取行解码器耦接到所述多个矢量
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矩阵乘法阵列中的一者，用于在读取操作期间将电压施加到一个或多个选定行；共享编程行解码器，所述共享编程行解码器耦接到所述多个矢量
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矩阵乘法阵列中的所有矢量
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矩阵乘法阵列，用于在编程操作期间将电压施加到所述矢量
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矩阵乘法阵列中的一者或多者中的一个或多个选定行。31.根据权利要求30所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。32.根据权利要求30所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。33.一种模拟神经存储器系统，包括：多个矢量
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矩阵乘法阵列，每个阵列包括组织成行和列的非易失性存储器单元；多个低电压行解码器，每个低电压行解码器为所述多个矢量
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矩阵乘法阵列中的一个提供行解码器功能；和高电压行解码器，所述高电压行解码器由所述多个矢量
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矩阵乘法阵列共享并将高电压信号提供给阵列中的一个或多个非易失性存储器单元的一个或多个端子。34.根据权利要求33所述的系统，其中所述非易失性存储器单元是分裂栅闪存存储器单元。35.根据权利要求33所述的系统，其中所述非易失性存储器单元是堆叠栅闪存存储器单元。
技术总结
本发明公开了字线解码器、控制栅解码器、位线解码器、低电压行解码器和高电压行解码器以及用于模拟神经系统中的非易失性闪存存储器阵列的各种类型的物理布局设计的各种实施方案。本发明公开了高电压行解码器的共享和分段实施方案。段实施方案。段实施方案。
技术研发人员：H
受保护的技术使用者：硅存储技术股份有限公司
技术研发日：2019.11.17
技术公布日：2021/12/3
再多了解一些
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