一种静电放电保护电路、IO电路及芯片的制作方法

一种静电放电保护电路、io电路及芯片
技术领域
1.本技术涉及半导体集成电路技术领域，具体涉及一种静电放电保护电路、io电路及芯片。


背景技术：

2.常用的静电放电保护(esd)方法有三种：避免esd措施、片外(off
‑
chip)防护和片上(on
‑
chip)保护单元。
3.避免esd措施具体方法主要有：1、包围隔离2、接地3、调整湿度。片外保护则是在芯片外添加额外的esd保护器件来对芯片进行保护。但这种方法会占用很多系统级资源，因此最经济、最实用的方法就是采用片上保护单元。片上esd防护则是指在芯片内部进行esd保护设计，与片外esd保护单元相比，片上esd保护具有集成度高、减少系统成本、降低设计和布线的复杂度等优点。
4.在mcu芯片中片上esd保护主要分布在电源与io上。发明人发现，在以往的esd保护设计方法上，为满足esd能力要求，往往esd保护电路所占面积会达到data％，所占面积较大。


技术实现要素：

5.本技术实施例的目的是提供一种静电放电保护电路、io电路及芯片，能够解决现有技术中静电放电保护电路所占面积较大的技术问题。
6.本技术的技术方案如下：
7.第一方面，提供了一种静电放电保护电路，包括：
8.第一晶体管，源极连接到第一电位，漏极连接第二晶体管的源极；
9.第二晶体管，漏极连接到第二电位，第二电位高于第一电位；第二晶体管的栅极连接vss；
10.第二晶体管的漏极宽于第一晶体管的源极。
11.在一些可选实施例中，第一晶体管和第二晶体管均采用nmos晶体管。
12.在一些可选实施例中，第二晶体管的漏极连接芯片的io口，静电放电保护电路用于保护io的静电放电。
13.在一些可选实施例中，该电路采用cascode结构。
14.在一些可选实施例中，芯片的电源口还连接一个nmos晶体管，nmos晶体管的栅极接地。
15.在一些可选实施例中，第一晶体管和第二晶体管的安全工作电压小于第二电位与第一电位的电压差。
16.在一些可选实施例中，在第二晶体管关断的情况下，第二电位与第二晶体管的栅极电压之差不大于第二晶体管的安全工作电压。
17.第二方面，提供了一种io电路，该io电路包括第一方面任一可选实施例提供的静
电放电保护电路。
18.第三方面，提供了一种芯片，该芯片包括第一方面任一可选实施例提供的静电放电保护电路。
19.在一些可选实施例中，芯片为微控制单元mcu芯片。
20.本技术的实施例提供的技术方案至少带来以下有益效果：
21.本技术实施例提供的静电放电保护电路，将两个晶体管串联，源极在外侧，漏极加宽。相较于直接使用ggnmos的保护电路，本技术实施例提供的静电放电保护电路中增加了一个晶体管。当esd发生时，靠近io口的晶体管的漏极会存在大量电子堆积，跟正常ggnmos保护中一样会发生雪崩击穿，漏极nwell与psub之间产生放电通路，电荷由此泄放至地，同时导致该mos寄生的三极管导通，产生一个低阻抗的电流通路。而远离io口的nmos则不会发生大量电子堆积，故不需要特别加宽加厚的漏极也可作为第二级泄放通路，两个晶体管之间的源级与漏级面积可以很小。
22.也就是说，本技术实施例提供的静电放电保护电路，能在同时满足驱动能力与静电放电保护能力的条件下减小面积。
23.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本技术。
附图说明
24.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理，并不构成对本技术的不当限定。
25.图1a是现有技术中的一种静电放电保护电路的示意图；
26.图1b是现有技术中的一种静电放电保护电路的结构示意图
27.图2a是普通nmos的布局示意图；
28.图2b是普通ggnmos的布局示意图；
29.图3是现有技术中又一种静电放电保护电路的示意图；
30.图4是本技术实施例提供的一种静电放电保护电路的示意图一；
31.图5是本技术实施例提供的一种静电放电保护电路的布局示意图；
32.图6是本技术实施例提供的一种静电放电保护电路的示意图二；
33.图7是本技术实施例提供的一种静电放电保护电路的结构示意图；
34.图8是本技术实施例提供的一种芯片的示意图。
35.附图标记说明
36.10、源极；20、漏极；30、栅极；40、第一晶体管；50、第二晶体管；60、芯片；601、静电放电保护电路。
具体实施方式
37.为了使本领域普通人员更好地理解本技术的技术方案，下面将结合附图，对本技术实施例中的技术方案进行清楚、完整地描述。应理解，此处所描述的具体实施例仅意在解释本技术，而不是限定本技术。对于本领域技术人员来说，本技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本技术的示例来
提供对本技术更好的理解。
38.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的例子。
39.esd(electro
‑
static discharge，静电释放)事件可能出现在芯片制造、测试、划片、封装、装配、运输、板级和系统级装配以及成品使用过程等各个环节中。esd失效已成为当前影响mcu设计可靠性的首要问题。常用的esd保护方法有三种：避免esd措施、片外(off
‑
chip)防护和片上(on
‑
chip)保护单元。
40.避免esd措施具体方法主要有：1、包围隔离2、接地3、调整湿度。
41.片外保护则是在芯片外添加额外的esd保护器件来对芯片进行保护。但这种方法会占用很多系统级资源，因此最经济、最实用的方法就是采用片上保护单元。
42.片上esd防护则是指在芯片内部进行esd保护设计，与片外esd保护单元相比，片上esd保护具有集成度高、减少系统成本、降低设计和布线的复杂度等优点。在mcu芯片中片上esd保护主要分布在电源与io上。
43.发明人发现，在以往的esd保护设计方法上，为满足esd能力要求，往往esd保护电路所占面积会达到data的70％，占用面积较大。
44.基于上述发现，本技术实施例提供了一种静电放电保护电路、io电路及芯片，能在同时满足驱动能力与静电放电保护能力的条件下减小面积，该静电放电保护电路，可使静电放电保护电路所占面积可减少到data的50％左右。
45.在介绍本技术实施例前，首先介绍本技术实施例中的相关技术术语。
46.静电放电(electrostatic discharge，esd)，具有高电压、低电量、小电流和放电时间短的特性。在集成电路中产生的esd可以在很短时间内形成超过几十安培的大电流，这样的大电流直接流过导通电流仅为微安或毫安级电子器件，将会给集成电路中的电子器件带来破坏性的后果，这也是造成集成电路芯片失效的主要原因之一。esd保护电路的设计目的就是要避免待保护的工作电路成为esd放电通路而遭受不可逆转的破坏。
47.栅极接地nmos(grounded
‑
gatenmos，ggnmos)，漏极(drain)接至pad，栅极(gate)接至电源地。esd保护利用其寄生的npn三极管，形成一个低阻抗的放电通路，以此来保护ic的内部电路。当pad端聚集大量的负电荷时，通过漏极与p
‑
substrate之间的pn结，电荷由b端泻放到gnd。当pad端聚集大量的正电荷时，利用的是寄生的三极管。
48.nmos(n
‑
metal
‑
oxide
‑
semiconductor，nmos)，其英文意思为n型金属
‑
氧化物
‑
半导体，拥有这种结构的晶体管称之为nmos晶体管。mos晶体管有p型mos管和n型mos管之分。由mos管构成的集成电路称为mos集成电路，由nmos组成的电路就是nmos集成电路，由pmos管组成的电路就是pmos集成电路，由nmos和pmos两种管子组成的互补mos电路，即cmos电路。在一块掺杂浓度较低的p型硅衬底上，制作两个高掺杂浓度的n 区(n 区域中有大量为电流流动提供自由电子的电子源)，并用金属铝引出两个电极，分别作漏极d和源极s。然后在半导体表面覆盖一层很薄的二氧化硅(sio2)绝缘层，在漏——源极间的绝缘层上再装上
一个铝电极(通常是多晶硅)，作为栅极g。在衬底上也引出一个电极b，这就构成了一个n沟道增强型mos管。mos管的源极和衬底通常是接在一起的(大多数管子在出厂前已连接好)。
49.静电是造成所有电子元器件或集成电路系统造成过度电应力破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏)，所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有ic设计和制造的头号难题。
50.静电，通常都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，甚至元器件本身也会累积静电，当人们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电子元件或系统遭到静电放电的损坏(这就是为什么以前修电脑都必须要配戴静电环托在工作桌上，防止人体的静电损伤芯片)，如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电，会把大地劈开一样，而且通常都是在雨天来临之际，因为空气湿度大易形成导电通到。
51.二极管有一个特性：正向导通反向截止，而且反偏电压继续增加会发生雪崩击穿而导通，称之为钳位二极管(clamp)。这正是设计静电保护所需要的理论基础，eda就是利用这个反向截止特性让这个旁路在正常工作时处于断开状态，而外界有静电的时候这个旁路二极管发生雪崩击穿而形成旁路通路保护了内部电路或者栅极。
52.pn结的击穿分两种，分别是电击穿和热击穿，电击穿指的是雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这个电击穿主要是载流子碰撞电离产生新的电子
‑
空穴对(electron
‑
hole)，所以它是可恢复的。但是热击穿是不可恢复的，因为热量聚集导致硅(si)被熔融烧毁了。所以需要控制在导通的瞬间控制电流，一般会在保护二极管再串联一个高电阻。
53.随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，gox越来越薄，所以静电击穿越来越容易，而且在advance制程里面，silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。
54.在电子制造业中，静电的来源是多方面的，如人体、塑料制品、有关的仪器设备以及电子元器件本身。
55.人体是最重要的静电源，这主要有三个方面的原因：
56.1、人体接触面广，活动范围大，很容易与带有静电荷的物体接触或摩擦而带电，同时也有许多机会将人体自身所带的电荷转移到器件上或者通过器件放电；
57.2、人体与大地之间的电容低，约为50一250pf，典型值为150pf，故少量的人体静电荷即可导致很高的静电势；
58.3、人体的电阻较低，相当于良导体，如手到脚之间的电阻只有几百欧姆，手指产生的接触电阻为几千至几十千欧姆，故人体处于静电场中也容易感应起电，而且人体某一部分带电即可造成全身带电。
59.为便于理解本技术实施例与现有技术之间的区别，下面介绍现有技术中静电放电保护的技术方案。
60.请参考图1a和图1b，在图示的方案中，io口处，静电放电保护使用ggnmos的架构，通过寄生的三级管释放esd产生电荷，进而实现静电保护。
61.nwell与psub接触便会形成简易的pn结，由此在ggnmos结构中存在寄生的三极管。当esd发生时，大量的电荷冲向ggnmos漏极(drain)，使ggnmos漏极20电压升高，当漏极的电
压达到nwell与psub两个结之间的击穿电压时，雪崩击穿发生，漏极nwell与psub之间产生放电通路，电荷由此泄放至地；同时由于psub存在寄生电阻，产生压降，进而会使源极10(source)的nwell与psub之间导通，由此pnp导通。pnp导通后，便可提供一个阻抗的放电通路，以此保护ic内部电路。
62.在io口处，ggnmos一方面可以提供相对稳定的esd保护，另一方面ggnmos要求的大宽长比可以在正常应用时用于提供电流驱动能力。
63.请参考图2a
‑
图2b，考虑到大电流的产生与泄放，ggnmos的漏极20相较于普通nmos要宽，面积相较于普通管子会大很多，这在工艺上无法避免。
64.一般io口中esd保护电路布置方式如图3所示，pmos1、nmos1与nmos2都为esd器件，其中nmos1与pmos1为当该io用作输出时，提供一个由vdd到pad或由pad到vss的驱动电流，此时nmos1或pmos1使能，其他情况默认不使能。
65.采用ggnmos的方式来提高io中esd性能主要关注的是esd器件总的沟道宽度，这决定了它的泄放电流能力，所以io中esd器件的尺寸很大，占用了很大的面积，驱动能力很强，这份强驱动能力一般用于io口作为输出口时提供驱动能力。在一般mcu的io中，该esd mos提供的驱动能力会大于该io需求，一些esd mos不会被复用到该驱动能力的提供，而是直接将栅端接地。
66.下面结合附图对本技术实施例提供的静电放电保护电路进行详细说明。
67.图4示出了本技术实施例提供的一种静电放电保护电路的示意图，该电路可以应用于保护芯片，如图4所示，该电路包括第一晶体管40和第二晶体管50。
68.第一晶体管40的源极10连接到第一电位，漏极20连接第二晶体管50的源极10。
69.第二晶体管50的漏极20连接到第二电位，第二晶体管50的栅极30连接vss。第二晶体管50的漏极20宽于第一晶体管40的源极10。
70.其中，第一电位和第二电位为芯片供电，第二电位高于第一电位。
71.在一个示例中，第一电位可以为地，第二电位可以为电源电压。第二电位具体的可以是芯片io口的电压。
72.其中，第一晶体管40和第二晶体管50均可以采用nmos晶体管。上文中的源极10和漏极20即nmos晶体管的源极10和漏极20。
73.源极10，在一块n型半导体材料的两边各扩散一个高杂质浓度的p型区(用p 表示)，就形成两个不对称的p n结。把两个p 区并联在一起，引出一个电极，称为栅极30(g)，在n型半导体的两端各引出一个电极。源极10属于电压控制型半导体器件，具有输入电阻高(108～109ω)、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点
74.漏极20，将两个p区的引出线连在一起作为一个电极，称为栅极30，在n型硅片两端各引出一个电极。漏极20可以将多个开漏输出的pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑”关系。这也是i2c，smbus等总线判断总线占用状态的原理。
75.本技术实施例中的静电放电保护电路采用两个nmos晶体管串联来形成静电放电通道，其每个晶体管或承受的电压较小，因而可以采用安全工作电压较低的晶体管来实现。
76.具体地。相较于直接使用ggnmos的保护电路，本技术实施例提供的静电放电保护
电路中增加了一个晶体管。当esd发生时，靠近io口的晶体管的漏极20会存在大量电子堆积，跟正常ggnmos保护中一样会发生雪崩击穿，漏极20nwell与psub之间产生放电通路，电荷由此泄放至地，同时导致该mos寄生的三极管导通，产生一个低阻抗的电流通路。而远离io口的nmos则不会发生大量电子堆积，故不需要特别加宽加厚的漏极20也可作为第二级泄放通路，两个晶体管之间的源级与漏级面积可以很小，如图5所示。
77.在一些实施例中，第二晶体管50的漏极20连接芯片的io口，静电放电保护电路用于保护io的静电放电。
78.其中，io口即芯片的输入/输出口。例如spce061a的i/o端口，对某一位的设定包括以下3个基本项：数据向量data、属性向量attribution和方向控制向量direction。3个端口内每个对应的位组合在一起，形成一个控制字，用来定义相应i/o口位的输入输出状态和方式。例如，假设需要ioa0是下拉输入管脚，则相应的data、attribution和direction的值均被置为“0”。如果需要ioa1是带唤醒功能的悬浮式输入管脚，则data、attribution和direction的值被置为“010”。a口和b口的data、attribution和direction的设定值均在不同的寄存器里。
79.在一些实施例中，为了进一步减小静电放电保护电路在芯片中占据的面积，芯片的io口可以采用垂直级联结构(cascode)。也就是第一晶体管40、第二晶体管50和io口之间采用垂直级联结构。
80.在一些实施例中，芯片的电源部分直接选择使用ggnmos。也就是电源口还可以连接一个nmos晶体管，nmos晶体管的栅极30接地。
81.在一些实施例中，为了保障第一晶体管40和第二晶体管50保持正常工作。第一晶体管40和第二晶体管50的安全工作电压小于第二电位与第一电位的电压差。即第二晶体管50的漏极20与栅极30的电压差小于或等于其安全工作电压，从而确保第二晶体管50能够长期稳定地工作。
82.在一些实施例中，在第二晶体管50关断的情况下，第二电位与第二晶体管50的栅极30电压之差不大于第二晶体管50的安全工作电压。
83.本技术实施例提供的静电放电保护电路，采用cascode架构的ggnmos应用在io口中，将两个管子合并成一个管子，且源端在外侧，漏端加宽。相较于直接使用ggnmos，该电路增加一个nmos，栅极30接到vdd上。
84.当esd发生时，靠近io口的nmos漏端会存在大量电子堆积，跟正常ggnmos保护中一样会发生雪崩击穿，漏端nwell与psub之间产生放电通路，电荷由此泄放至地，同时导致该mos寄生的三极管导通，产生一个低阻抗的电流通路。而远离io口的nmos则不会发生大量电子堆积，故不需要特殊特别加厚的drain也可作为第二级泄放通路，两个管子之间的源级与漏级面积可以很小。
85.由此可见，在相同的面积条件下，采用cascode架构的ggnmos可提供更好的esd性能，只是提供的驱动能力会有所下降，但io口中使用的ggnmos数量往往大于驱动能力所需要的数量，那么使用cascode架构的ggnmos就能在同时满足驱动能力与esd保护能力的条件下减小面积。在实际生产中也符合这一规律。
86.在电源部分直接选择使用ggnmos，同时使用多组vss，提供多个参考地减小线上阻抗，组成vss_clapm，以达到较好的esd效果。
87.在一个具体的实施例中，本技术中采用的esd保护电路布置方式如图6所示，采用cascode架构的esd性能在同等面积上的提升会比普通架构的esd性能提升大，但缺点是提供的驱动能力会减小。但在一般io的esd保护应用中，在同时满足驱动能力与esd能力前提下，所需的面积会更小。这在64io封装的mcu可以节省很大的面积。
88.如图7所示，当esd发生时，靠近io口的nmos漏端会存在大量电子堆积，跟正常ggnmos保护中一样会发生雪崩击穿，漏端nwell与psub之间产生放电通路，电荷由此泄放至地，同时导致该mos寄生的三极管导通，产生一个低阻抗的电流通路。而远离io口的nmos则不会发生大量电子堆积，故不需要特殊特别加厚的drain也可作为第二级泄放通路，两个管子之间的源级与漏级面积可以很小。
89.由此可见，在相同的面积条件下，采用cascode架构的ggnmos可提供更好的esd性能，只是提供的驱动能力会有所下降，但io口中使用的ggnmos数量往往大于驱动能力所需要的数量，那么使用cascode架构的ggnmos就能在同时满足驱动能力与esd保护能力的条件下减小面积。在实际生产中也符合这一规律。
90.在电源部分直接选择使用ggnmos，同时使用多组vss，提供多个参考地减小线上阻抗，组成vss_clapm，以达到较好的esd效果。
91.基于相同的发明构思，本技术实施例还提供了一种io电路。
92.本技术实施例提供的一种io电路，该io电路可以包括上述任一实施例提供的静电放电保护电路。
93.本技术实施例提供的io电路，在静电放电保护方面的实现原理和技术效果与前述实施例类似，为简介起见，在此不再赘述。
94.基于相同的发明构思，本技术实施例还提供了一种芯片。
95.图8示出了本技术实施例提供的一种芯片60，该芯片60可以包括上述任一实施例提供的静电放电保护电路601。
96.芯片(chip)是一种集成电路，由大量的晶体管构成。不同的芯片有不同的集成规模，大到几亿；小到几十、几百个晶体管。晶体管有两种状态，开和关，用1、0来表示。多个晶体管产生的多个1与0的信号，这些信号被设定成特定的功能(即指令和数据)，来表示或处理字母、数字、颜色和图形等。芯片加电以后，首先产生一个启动指令，来启动芯片，以后就不断接受新指令和数据，来完成功能。
97.集成电路(integrated circuit，ic)也称微电路(microcircuit)、微芯片(microchip)、晶片/芯片(chip)在电子学中是一种将电路(主要包括半导体设备，也包括被动组件等)小型化的方式，并时常制造在半导体晶圆表面上。
98.电路制造在半导体芯片表面上的集成电路又称薄膜(thin
‑
film)集成电路。另有一种厚膜(thick
‑
film)集成电路(hybrid integrated circuit)是由独立半导体设备和被动组件，集成到衬底或线路板所构成的小型化电路。
99.在一些实施例中，该芯片可以为微控制单元mcu芯片。
100.微控制单元(microcontrollerunit，mcu)，又称单片微型计算机(singlechipmicrocomputer)或者单片机，是把中央处理器(centralprocessunit，cpu)的频率与规格做适当缩减，并将内存(memory)、计数器(timer)、usb、a/d转换、uart、plc、dma等周边接口，甚至lcd驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用
场合做不同组合控制。诸如手机、pc外围、遥控器，至汽车电子、工业上的步进马达、机器手臂的控制等，都可见到mcu的身影。
101.本技术实施例提供的芯片，在静电放电保护方面的实现原理和技术效果与前述实施例类似，为简介起见，在此不再赘述。
102.以上所述，仅为本技术的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本技术的保护范围之内。