阵列基板行驱动电路、阵列基板以及显示面板的制作方法

1.本技术涉及显示技术领域，特别涉及一种阵列基板行驱动电路、阵列基板以及显示面板。


背景技术：

2.阵列基板行驱动电路包括充电模块和输出模块，充电模块的输入端接入输入信号，充电模块的输出端与输出模块的受控端连接，输出模块的输入端接入时序控制信号，输出模块的输出端输出栅极驱动信号。
3.在阵列基板行驱动单元工作时，输入信号为高电平，充电模块将输出模块的受控端的电位进行第一次上拉，使得输出模块开启，但是由于此时输出模块的受控端的电压不够大，导致输出模块的开态电流不够大，不能很好的输出栅极驱动信号去驱动像素工作，也即输出模块的驱动能力较差。
4.申请内容
5.本技术的主要目的是提供一种阵列基板行驱动电路、阵列基板以及显示面板，旨在解决现有的阵列基板行驱动电路的输出模块驱动能力较差的问题。
6.为实现上述目的，本技术提出一种阵列基板行驱动电路，所述阵列基板行驱动电路包括多行阵列基板行驱动单元，每一所述阵列基板行驱动单元包括输出模块以及用于拉高所述输出模块受控端电位的充电模块，所述输出模块包括第一薄膜晶体管，所述第一薄膜晶体管包括：
7.衬底基板、第一金属层、栅极绝缘层、第二金属层、绝缘保护层、导电层以及导电结构；
8.所述第一金属层、所述栅极绝缘层、所述第二金属层、所述绝缘保护层及所述导电层依次层叠设于所述衬底基板上，所述第一金属与所述第二金属层形成第一电容，所述导电层与所述第二金属层形成第二电容；
9.所述导电结构电连接所述导电层与所述第一金属层，以使所述第一电容和所述第二电容并联连接。
10.通过在输出模块的受控端和输出端之间设置双层电容，从而在时序控制信号被输出模块作为栅极驱动信号输出时，由于双层电容的耦合作用，可以对输出模块的受控端的电位进行第二次上拉，有效的提高输出模块的开态电流，提高输出模块的驱动能力。
11.在一实施例中，所述导电结构为穿设所述绝缘保护层和栅极绝缘层的导电孔，所述导电层与所述第一金属层通过所述导电孔电连接。
12.在一实施例中，所述导电结构为穿设所述绝缘保护层和栅极绝缘层的连接孔，所述连接孔内设置有导电玻璃，所述导电层与所述第一金属层通过所述导电玻璃电连接。
13.在一实施例中，所述绝缘保护层背离所述衬底基板的一侧设置有减薄槽，所述导电层设置在所述减薄槽的槽底。
14.在一实施例中，所述导电层对应所述减薄槽位置的层厚厚度小于1.5微米。
15.在一实施例中，所述输出模块的数量为两个，分别为第一输出模块和第二输出模块；
16.所述第一输出模块的受控端与所述充电模块连接，所述第一输出模块的输入端用于接入第一时序控制信号，所述第一输出模块的输出端与像素阵列连接；
17.所述第二输出模块的受控端与所述充电模块连接，所述第二输出模块的输入端用于接入第二时序控制信号，所述第二输出模块的输出端与像素阵列连接。
18.在一实施例中，每一所述阵列基板行驱动单元还包括：
19.第一复位模块，所述第一复位模块的输入端与用于接入低压直流信号，所述第一复位模块的输出端与所述阵列基板行驱动单元的输出模块连接；
20.复位信号接收模块，用于在接收到复位信号时，上拉所述第一复位模块的受控端的电位。
21.在一实施例中，相邻的两行阵列基板行驱动单元为一组，每一组中的两个所述阵列基板行驱动单元定义为第一所述阵列基板行驱动单元和第二所述阵列基板行驱动单元，所述第一所述阵列基板行驱动单元和第二所述阵列基板行驱动单元用于依次驱动相邻两像素组；所述阵列基板行驱动单元还包括：
22.第二复位模块，所述第二复位模块的输入端与用于接入低压直流信号，所述第二复位模块的输出端与所述阵列基板行驱动单元的输出模块连接；
23.所述第一阵列基板行驱动单元的第二复位模块的受控端与所述第二阵列基板行驱动单元的复位信号接收模块连接；
24.所述第二阵列基板行驱动单元的第二复位模块的受控端与所述第一阵列基板行驱动单元的复位信号接收模块连接。
25.本技术还提出一种阵列基板，所述阵列基板包括有效显示区和非有效显示区，所述非有效显示区环绕在有效显示区的外围，上述的阵列基板行驱动电路设于所述阵列基板的非有效显示区。
26.本技术还提出一种显示面板，所述显示面板包括：彩膜基板、液晶层和上述的阵列基板，所述液晶层设于所述阵列基板和所述彩膜基板之间。
27.本技术的技术方案通过在输出模块的第一薄膜晶体管的栅极和源极之间形成双层电容，使得输出模块的受控端和输出端之间具备较大的电容值，进而可以通过双层电容的耦合作用，有效的对第一薄膜晶体管的栅极的电位进行第二次上拉，也即可以对输出模块的受控端的电位进行第二次上拉，有效的提高输出模块的开态电流，提高输出模块的驱动能力。具体地，通过设置第一薄膜晶体管的第一金属层与所述第二金属层相对设置，使得第一金属层和第二金属层之间形成第一电容。再通过导电层与第二金属层相对设置，使得导电层和第二金属层之间形成第二电容。最后通过导电结构电连接所述导电层与所述第一金属层，以使所述第一电容和所述第二电容并联连接，形成双层电容。
附图说明
28.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以
根据这些附图示出的结构获得其他的附图。
29.图1为本技术实施例一的阵列基板行驱动电路的电路框图；
30.图2为本技术实施例一的阵列基板行驱动单元的具体电路图；
31.图3为本技术实施例一的第一薄膜晶体管的一种结构示意图；
32.图4为本技术实施例一的第一薄膜晶体管的另一种结构示意图；
33.图5为本技术实施例二的阵列基板的结构图；
34.图6为本技术实施例三的显示面板的结构图。
35.附图标号说明：
36.标号名称标号名称10导电层102显示面板的驱动电路20绝缘保护层811充电模块30钝化层812输出模块40第二金属层qb1、qb2下拉节点50栅极绝缘层vin、vin
‑
1输入信号端60第一金属层t1～t9第一～第九薄膜晶体管70衬底基板cgs栅源电容80导电结构ck1～ck4第一～第四时序控制信号100阵列基板vss直流电源200彩膜基板q1、q2上拉节点300液晶层1021第一阵列基板行驱动单元101有效显示区1022第二阵列基板行驱动单元
37.本技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
38.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
39.需要说明，本技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
40.在本技术中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本技术中的具体含义。
41.另外，在本技术中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方
案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本技术要求的保护范围之内。
42.本技术提出一种阵列基板行驱动电路，所述阵列基板行驱动电路包括多行阵列基板行驱动单元，每一所述阵列基板行驱动单元包括输出模块以及用于拉高所述输出模块受控端电位的充电模块，所述输出模块包括第一薄膜晶体管，所述第一薄膜晶体管包括：衬底基板、第一金属层、栅极绝缘层、第二金属层、绝缘保护层、导电层以及导电结构；所述第一金属层、所述栅极绝缘层、所述第二金属层、所述绝缘保护层及所述导电层依次层叠设于所述衬底基板上，所述第一金属与所述第二金属层形成第一电容，所述导电层与所述第二金属层形成第二电容；所述导电结构电连接所述导电层与所述第一金属层，以使所述第一电容和所述第二电容并联连接。本技术通过在输出模块的受控端和输出端之间设置双层电容，从而在时序控制信号被输出模块作为栅极驱动信号输出时，由于双层电容的耦合作用，可以对输出模块的受控端的电位进行第二次上拉，有效的提高输出模块的开态电流，提高输出模块的驱动能力。
43.实施例一：
44.一种阵列基板行驱动电路，所述阵列基板行驱动电路包括多行阵列基板行驱动单元。参照图1，每一阵列基板行驱动单元包括输出模块812和充电模块811，所述输出模块可以为多个，也可以为单个。充电模块在接收到输入信号时开启，将输入信号输出至上拉节点q1，以将上拉节点q1的电位拉高。输出模块的受控端与上拉节点q1连接。参照图2，输出模块812包括第一薄膜晶体管(t1_1、t1_2)，参照图3，所述第一薄膜晶体管(t1_1、t1_2)包括：
45.所述第一薄膜晶体管包括衬底基板70、第一金属层60、栅极绝缘层50、第二金属层40、绝缘保护层30、导电层10以及导电结构80；
46.第一金属层60、栅极绝缘层50、第二金属层40、绝缘保护层30及所述导电层10依次层叠设于所述衬底基板70上，所述第一金属层60与所述第二金属层40形成第一电容，所述导电层10与所述第二金属层40形成第二电容；
47.所述导电结构80电连接所述导电层10与所述第一金属层40，以使所述第一电容和所述第二电容并联连接。从而形成双层电容，使得第一薄膜晶体管的栅极和源极之间具备较大的电容值，也即薄膜晶体管具备较大的的栅源电容cgs，进而可以通过栅源电容cgs的耦合作用，有效的对第一薄膜晶体管的栅极的电位进行第二次上拉。
48.此外，在一些实施例中，所述薄膜晶体管还可以包括钝化层30，设置于所述绝缘保护层20和第二金属层40之间。
49.其中，第一金属层60可以是薄膜晶体管的栅极金属层，第二金属层40可以为薄膜晶体管的源极金属层。所述第一金属层60与所述第二金属层40相对设置，且部分重叠或者全部重叠，使得第一金属层60和第二金属层40之间形成第一电容。
50.所述导电层10，可以是氧化铟锡(ito，indium tin oxide)、氧化铟锌(izo)或者也可以是其他类型的导电材料。所述导电层10与所述第二金属层40相对设置，且部分重叠或者全部重叠，使得导电层10和第二金属层40之间形成第二电容。
51.需要说明的是，在阵列基板制作过程中，在绝缘保护层20之上设置有例如氧化铟锡(ito，indium tin oxide)等导电玻璃作为像素电极，也即作为子像素单元的存储电容的
一个电极。在本实施例中，第二电容的实现，可以是通过对该像素电极的形状进行设计，使得像素电极与第二金属层产生重叠部分而形成。如此设置，只需对像素电极的形状进行设计制作，这本就是显示面板的制作步骤之一。因此本实施例无需额外增设导电层10的制作步骤或者制作材料，即可形成第二电容。不需要增加阵列基板的厚度的基础上，增加了第二电容。
52.导电结构70可以是任意类型的导电结构70，此处不做限定，只要满足在阵列基板上，实现第一金属层60与导电层10之间的电连接即可。
53.本技术的技术方案通过在输出模块的第一薄膜晶体管t1_1的栅极和源极之间形成双层电容，使得输出模块的受控端和输出端之间具备较大的电容值，进而可以通过双层电容的耦合作用，有效的对第一薄膜晶体管的栅极的电位进行第二次上拉。具体地，通过设置第一薄膜晶体管的第一金属层60与所述第二金属层40相对设置，使得第一金属层60和第二金属层40之间形成第一电容。再通过导电层10与第二金属层40相对设置，使得导电层10和第二金属层40之间形成第二电容。最后通过导电结构70电连接所述导电层10与所述第一金属层60，以使所述第一电容和所述第二电容并联连接，形成双层电容。
54.相比较通过增加第一金属层和第二金属层的面积之间的重叠面积的，进而增加电容值的方案，本技术的双层电容在增加电容值的同时，不会增加薄膜晶体管对于阵列基板的占用空间。双层电容的设置，提高了第一薄膜晶体管的栅源电容cgs，提高了第一薄膜晶体管的开态电流，提高了第一薄膜晶体管的工作性能。
55.下面结合理论公式，给出本技术的薄膜晶体管的一个应用实施例。
56.参照图2，在输出模块812中的第一薄膜晶体管(t1_1、t1_2)的工作过程中，时序控制信号变为高电平时，由于该薄膜晶体管的栅极和漏极之间的耦合电容的耦合作用，从而将该薄膜晶体管的栅极电位上拉，但是栅极电位的变化，需要通过栅源电容cgs的电压存储作用才能实现上拉节点q1的电位变化。具体说，上拉节点的电位变化量与所述栅源电容的大小有关，具体的上拉节点的电位变化量可以通过以下公式获得：
[0057][0058]
其中，
△
v(q)是上拉节点的电位变化值，cgs是栅源电容的电容值，c_q(all)是上拉节点的总电容，
△
v(gate)为该薄膜晶体管的栅极电压的变化量。通过上述公式，可以看出，栅源电容的电容值cgs越大，上拉节点的电位变化量
△
v(q)越大。而上拉节点的电位变化量
△
v(q)越大，表示薄膜晶体管的栅极和源极之间的电压值的绝对值越大。
[0059]
综上所述，栅源电容越大，上拉节点的电位变化量
△
v(q)越大，该薄膜晶体管的开态电流越大、关态电流越小。
[0060]
参照图3，所述导电结构70为穿设所述绝缘保护层20和栅极绝缘层50的导电孔，所述导电层10与所述第一金属层60通过所述导电孔电连接。
[0061]
本实施例中，所述导电结构70穿设绝缘保护层20、栅极绝缘层50。在其他实施例中，若导电层10和第一金属层60之间还具有其他的功能层，所述导电结构70可以穿设该功能层，此处不做限定。只要满足导电结构70电连接导电层10和第一金属层60即可。所述导电孔可以是设置有导电金属或者其他导电材料，例如，所述导电孔电镀有导电金属，以实现电连接导电层10和第一金属层60。
[0062]
参照图3，所述导电结构70为穿设所述绝缘保护层20和栅极绝缘层50的连接孔，所述连接孔内设置有导电玻璃，所述导电层10与所述第一金属层60通过所述导电玻璃电连接。
[0063]
本实施例中，所述导电玻璃与所述导电层10为同一材质。本实施例可以在阵列基板的制作过程中，在第一金属层60和导电层10之间设置连接孔。在设计和制作像素电极时，将制作像素电极的导电玻璃填充至所述连接孔，也即对像素电极的形状进行设计，即可实现了像素电极(导电层10)与第一金属层60的直接电连接。
[0064]
也就是说，本实施例中，只需更改一下薄膜晶体管的制作工艺，即可实现第二电容，且第二电容与第一电容并联。既不额外设置导电材料，也无需增加制作步骤，即可实现增设薄膜晶体管的栅源电容cgs，且栅源电容cgs的电容值可以做的很大。有利于在不增加或者少增加成本的前提下，增设并提高栅源电容cgs的电容值。
[0065]
参照图4，所述绝缘保护层20背离所述衬底基板的一侧设置有减薄槽，所述导电层10设置在所述减薄槽的槽底。在本实施例中，所述减薄槽的实现方法不做限定。
[0066]
在一些实施例中，可以通过htm或者gtm技术，也即半色调(htm)或者灰色调(gtm)掩膜板对绝缘保护层20进行曝光、显影；将绝缘保护层20中，与第二金属层40相对的部分进行蚀刻，形成所述减薄槽，再将所述导电层10设置在所述减薄槽的槽底。如此设计，可以有效的缩小导电层10与第二金属层40之间的间距。由电容的计算公式可知，此时导电层10与第二金属层40之间形成的第二电容的电容值增大，进而增大了薄膜晶体管的栅源电容cgs的电容值。
[0067]
进一步地，所述导电层10对应所述减薄槽位置的层厚厚度小于1.5微米。也即，导电层10与所述第二金属层40之间的距离小于1.5微米。
[0068]
本实施例将导电层10对应减薄槽位置的层厚厚度小于1.5微米，可以使得第二电容的电容值足够大，进而使得薄膜晶体管的栅源电容cgs的电容值足够大，以满足应用需求。在实际应用中，该厚度的设置可以根据实际需求进行设置，此处不做限定，只要满足薄膜晶体管的栅源电容cgs的电容值要求，以及绝缘保护层20的绝缘和保护功能的要求即可。
[0069]
参照图1，所述输出模块812的数量为两个，分别为第一输出模块和第二输出模块；所述时序控制信号输入端为两个，分别为用于接入第一时序控制信号的第一时序控制信号输入端ck1和用于接入第二时序控制信号的第二时序控制信号输入端ck2；
[0070]
所述第一输出模块的受控端与所述充电模块连接，所述第一输出模块的输入端用于接入第一时序控制信号，所述第一输出模块的输出端与像素阵列连接；所述第一输出模块在所述第一时序控制信号ck1的控制下，输出第一栅极驱动信号；
[0071]
所述第二输出模块的受控端与所述充电模块连接，所述第二输出模块的输入端用于接入第二时序控制信号，所述第二输出模块的输出端与像素阵列连接。所述第二输出模块在所述第二时序控制信号ck2的控制下，输出第二栅极驱动信号。
[0072]
本实施例中，第一输出模块和第二输出模块共用一个充电模块811，节省了一个充电模块811的薄膜晶体管，从而有效的减少阵列基板行驱动单元的薄膜晶体管数量，实现阵列基板行驱动电路体积的减小。从而可以占用更少的阵列基板的面积，减少阵列基板的无效显示区域，使得使用本实施例的阵列基板行驱动电路的显示装置的边框可以做的更加窄。
[0073]
参照图2，所述阵列基板行驱动单元还包括第一复位模块，所述第一复位模块的输入端与用于接入低压直流信号，所述第一复位模块的输出端与所述阵列基板行驱动单元的输出模块连接；
[0074]
复位信号接收模块，用于在接收到复位信号时，上拉所述第一复位模块的受控端的电位。使得第一复位模块开启，降低压直流信号输出至输出模块812的受控端、输出端，实现输出模块812的复位。
[0075]
继续参照图2，所述第一复位模块包括第五薄膜晶体管t5、第六薄膜晶体管t6以及第七薄膜晶体管t7；第五薄膜晶体管t5、第六薄膜晶体管t6以及第七薄膜晶体管t7均与下拉节点连接。所述第五薄膜晶体管t5的输出端与所述上拉节点q1连接，所述第五薄膜晶体管t5的输入端与所述直流信号输入端vss连接；所述第六薄膜晶体管t6的输出端与所述输出模块812的受控端连接，所述第六薄膜晶体管t6的输入端与所述直流信号输入端vss连接；所述第七薄膜晶体管t7的输出端与所述输出模块812的输出端连接，所述第七薄膜晶体管t7的输入端与所述直流信号输入端vss连接。
[0076]
进一步地，相邻的两行阵列基板行驱动单元为一组，每一组中的两个所述阵列基板行驱动单元定义为第一阵列基板行驱动单元1021和第二阵列基板行驱动单元1022，所述第一阵列基板行驱动单元1021和第二阵列基板行驱动单元1022用于依次驱动相邻两像素组；所述阵列基板行驱动单元还包括：
[0077]
第二复位模块，所述第二复位模块的输入端与用于接入低压直流信号，所述第二复位模块的输出端与所述阵列基板行驱动单元的输出模块连接；参照图2，所述第二复位模块的结构与第一复位模块一致。
[0078]
每一阵列基板行驱动单元的下拉节点也为两个，分别为第一下拉节点qb1和第二下拉节点qb2。第一复位信号接收模块和第二复位信号接收模块分别下拉第一下拉节点和第二下拉节点的电位。
[0079]
所述第一阵列基板行驱动单元1021的第二复位模块的受控端与所述第二阵列基板行驱动单元1022的复位信号接收模块连接；
[0080]
所述第二阵列基板行驱动单元1022的第二复位模块的受控端与所述第一阵列基板行驱动单元1021的复位信号接收模块连接。
[0081]
本实施例中，所述第一阵列基板行驱动单元1021的复位信号接收模块，用于在接收到复位信号时，控制其第一复位模块进行工作，并控制第二阵列基板行驱动单元1022的第二复位模块进行工作，从而实现第一阵列基板行驱动单元1021和第二阵列基板行驱动单元1022的输出模块同时复位。同理，所述第二阵列基板行驱动单元1022的复位信号接收模块，用于在接收到复位信号时，控制其第一复位模块进行工作，并控制第一阵列基板行驱动单元1021的第二复位模块进行工作，从而实现第一阵列基板行驱动单元1021和第二阵列基板行驱动单元1022的输出模块同时复位。本实施例实现了一组阵列基板行驱动单元的稳定可靠复位。
[0082]
下面结合图2以及上述实施例，对本技术的电路原理进行说明。
[0083]
本技术的阵列基板行驱动电路包括充电模块、输出模块；充电模块811包括第三薄膜晶体管t3，两个输出模块812，两个输出模块812分别包括第一薄膜晶体管t1_1和第一薄膜晶体管t1_2。
[0084]
参照图2，当第一阵列基板行驱动单元1021的输入信号端vin接入的输入信号为高电平时，第一阵列基板行驱动单元1021的第三薄膜晶体管t3开启，将第一阵列基板行驱动单元1021的上拉节点q1的电位上拉，使得第一阵列基板行驱动单元1021的第一薄膜晶体管t1_1和第一薄膜晶体管t1_2开启；直至第一时序控制信号ck1为高电平时，第一阵列基板行驱动单元1021的第一薄膜晶体管t1_1输出第一栅极驱动信号，由于第一阵列基板行驱动单元1021的第一薄膜晶体管t1_1的栅漏电容cgs的耦合作用，使得第一阵列基板行驱动单元1021的第一薄膜晶体管t1_1的栅极电位上升，又由于第一阵列基板行驱动单元1021的第三薄膜晶体管具备足够大的栅源电容cgs，使得第一阵列基板行驱动单元1021的上拉节点q1的电位再一次上升。第一阵列基板行驱动单元1021的第一薄膜晶体管t1_2继续开启，并在第二时序控制信号ck2为高电平时输出栅极驱动信号。
[0085]
随后，当输入信号vin
‑
1为高电平时，第二阵列基板行驱动单元1022的第三薄膜晶体t3管开启，将第二阵列基板行驱动单元1022的上拉节点q2的电位上拉。使得第二阵列基板行驱动单元1022的第一薄膜晶体管t1_1和第一薄膜晶体管t1_2开启；再由于第二阵列基板行驱动单元1022的第一薄膜晶体管t1_1和第一薄膜晶体管t1_2具备足够大的栅源电容cgs，在第三时序控制信号ck3和第四时序控制信号ck4依次呈现高电平时，第二阵列基板行驱动单元1022的第三薄膜晶体管t3和第四薄膜晶体管t4依次输出栅极驱动信号。
[0086]
当第二阵列基板行驱动单元1022的输入信号端vin
‑
1的输入信号为低电平，第三时序控制信号ck3和第四时序控制信号ck4为低电平时，第二阵列基板行驱动单元1022的上拉节点q2的电位将为低电平。第八薄膜晶体管t8和第九薄膜晶体管t9开启。使得下拉节点qb1和qb2均下拉。使得第一阵列基板行驱动单元1021和第二阵列基板行驱动单元1022复位。
[0087]
实施例二：
[0088]
参照图5，公开了一种阵列基板，所述阵列基板包括有效显示区101和非有效显示区，所述非有效显示区环绕在有效显示区101的外围，上述的显示面板的驱动电路102设于阵列基板的非有效显示区。该显示面板的驱动电路的具体结构参照上述实施例，由于本阵列基板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
[0089]
实施例三：
[0090]
参照图6，公开了一种显示面板，显示面板包括阵列基板100、彩膜基板200和液晶层300，所述液晶层300设于所述阵列基板100和所述彩膜基板200之间；该阵列基板100的具体结构参照上述实施例，由于本显示面板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
[0091]
以上所述仅为本技术的可选实施例，并非因此限制本技术的专利范围，凡是在本技术的申请构思下，利用本技术说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本技术的专利保护范围内。