任意整数分频器及其分频方法与流程

技术特征：
1.一种任意整数分频器，其特征在于，包括：第一任意整数分频器、第二任意整数分频器、逻辑处理模块、多路选择器及d触发器；输入信号包括：时钟信号clk-in、分频比div#及复位信号rst；所述第一任意整数分频器的输出信号为ck10、ck11......ckln；所述第二任意整数分频器的输出信号为ck20、ck21......ck2n；其中，所述分频比div#的范围为整数1～n；所述d触发器的输入信号为所述分频比div#及所述时钟信号clk-in，输出信号为选择信号sel；当所述分频比div#为偶数时，所述逻辑处理模块及所述多路选择器根据所述选择信号sel，选择所述第一任意整数分频器的输出信号ck10、ck11......ck1n为输出信号clk-out；当所述分频比div#为奇数时，根据所述选择信号sel，所述逻辑处理模块对所述信号ck10、ck11......ck1n与所述信号ck20、ck21......ck2n进行或运算，并经过多路选择器进行选择，形成所述输出信号clk-out。2.如权利要求1所述的任意整数分频器，其特征在于，所述第一任意整数分频器为上升沿触发器。3.如权利要求1所述的任意整数分频器，其特征在于，所述第二任意整数分频器为下降沿触发器。4.如权利要求1所述的任意整数分频器，其特征在于，所述第一任意整数分频器及所述第二任意整数分频器的触发时钟信号均为所述时钟信号clk-in。5.如权利要求1所述的任意整数分频器，其特征在于，还包括同步模块，所述同步模块的输入信号为延迟信号dly，所述延迟信号dly经过所述同步模块后形成同步信号dly-sync，所述同步信号dly-sync作为所述多路选择器的选择信号。6.如权利要求1所述的任意整数分频器，其特征在于，所述逻辑处理模块包括：或运算单元及选择器单元，所述选择信号sel作为所述选择器单元的选择信号。7.一种通过权利要求1-6任一项所述的任意整数分频器进行分频处理的方法，其特征在于，包括：将带分频处理时钟信号clk-in输入所述第一任意整数分频器、所述第二任意整数分频器及所述d触发器；所述第一任意整数分频器及所述第二任意整数分频器根据自身分频配置，将所述时钟信号clk-in进行分频处理之后，依次输出至所述逻辑处理模块及所述多路选择器；所述逻辑处理模块及所述多路选择器将所述第一任意整数分频器及所述第二任意整数分频器输出的时钟信号进行逻辑处理后得到输出时钟信号进行输出。

技术总结
本发明通过两个分频器对时钟信号进行分频处理，处理后的输出信号经过逻辑处理模块及多路选择器进行逻辑处理和选择，使得当分频比为奇数时，得到的时钟信号的占空比为50％。电路结构简单，提高了器件性能，扩大了电路工作的频率范围。的频率范围。的频率范围。


技术研发人员：邬成 汤小虎 陈晓哲 姚泽军
受保护的技术使用者：无锡有容微电子有限公司
技术研发日：2020.05.22
技术公布日：2021/11/25