基于高速接口的数据传输方法、器件、设备及存储介质与流程

1.本公开涉及数据传输技术领域，特别是涉及一种基于高速接口的数据传输方法、器件、设备及存储介质。


背景技术：

2.随着各类系统逐渐标准化和模块化，越来越多的芯片厂家将一些接口进行规范化，不同器件之间通过基于高速接口配置的多条逻辑链路实现多路数据同时传输，但由于环境、硬件、软件等因素影响，数据在传输过程中容易出现因高速接口、链路工作不正常而导致的传输数据丢失或者不正确的情况，因此数据校验对链路通信是必要的。


技术实现要素：

3.发明人发现，由于高速接口传输数据的速度非常快，而且是源源不断的数据流，若对每条逻辑链路的数据均进行校验，那么将会明显影响通信速度、增加系统负担。
4.为解决上述问题，本公开提供一种基于高速接口的数据传输方法、器件、设备及存储介质，其能够在实现多路数据传输的同时，验证判断高速接口的状态，提高数据传输的正确性和效率。
5.为解决上述目的，本公开采用的如下技术方案。
6.本公开提供一种基于高速接口的数据传输方法，所述方法应用于第一器件，所述第一器件基于至少一个高速接口与第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述方法包括：
7.通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据；
8.校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果；
9.根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
10.可选地，在校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果的步骤中，所述校验分析的方法为奇偶校验法、循环冗余校验法、md5校验法、des算法校验法或递增数校验法中的任一种。
11.可选地，根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态之后，还包括：
12.若所述校验结果为异常情况，则发送反馈信息给所述第二器件，所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息；和/或，
13.若所述校验结果为异常情况，则标记当前异常情况节点，以用于标识当前多路所述逻辑链路所传输的数据为无效数据。
14.可选地，根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态之后，还包括：
15.若所述校验结果为异常情况，则累计记录当前异常次数；
16.当预设时间内累计记录的异常次数超过预设阀值时，输出警报信息以用于提示检修。
17.可选地，通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据之前，还包括：
18.对多路所述逻辑链路和至少一路所述测试链路进行多次高速接口测试，得到测试结果；
19.根据测试结果，确定是否启动高速接口的检修，以使所述高速接口准确进行数据传输。
20.可选地，所述第一器件与所述第二器件之间基于obsai协议和/或cpri协议设置所述高速接口。
21.可选地，所述高速接口为aif接口。
22.本公开还提供一种第一器件，所述第一器件基于至少一个高速接口与第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述第一器件包括：
23.第一接收单元，用于通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据；
24.第一校验单元，用于校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果；
25.第一确定单元，用于根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
26.可选地，所述第一器件还包括：
27.第一发送单元，用于在所述校验结果为异常情况下，发送反馈信息给所述第二器件，所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息；和/或，所述第一器件还包括：
28.第一标记单元，用于在所述校验结果为异常情况下，标记当前异常情况节点，以用于标识当前多路所述逻辑链路所传输的数据为无效数据。
29.本公开提供还另一种基于高速接口的数据传输方法，所述方法应用于第二器件，所述第二器件基于至少一个高速接口与第一器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述方法包括：
30.通过多路所述逻辑链路发送数据給所述第一器件以及通过至少一路所述测试链路发送预设测试数据給所述第一器件，以与所述第一器件进行数据传输；以及
31.通过至少一路所述测试链路发送预设测试数据給所述第一器件，以使所述第一器件对接收到的预设测试数据进行校验，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
32.可选地，通过至少一路所述测试链路发送预设测试数据給所述第一器件之后，还包括：
33.根据所述第一器件发送的反馈信息，重新发送异常情况节点的数据给所述第一器件。
34.本公开还提供一种第二器件，所述第二器件基于至少一个高速接口与第一器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述第二器件包括：
35.第二发送单元，用于通过多路所述逻辑链路发送数据給所述第一器件，以与所述第一器件进行数据传输；以及
36.用于通过至少一路所述测试链路发送预设测试数据給所述第一器件，以使所述第一器件对接收到的预设测试数据进行校验，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
37.可选地，所述第二器件还包括：
38.第二确定单元，用于根据所述第一器件发送的反馈信息，确定重新发送异常情况节点的数据给所述第一器件。
39.本公开还提供一种电子设备，包括第一器件和第二器件，所述第一器件基于至少一个高速接口与所述第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述第一器件执行实现上述任一项的第一种所述方法的步骤和/或所述第二器件执行实现上述第二种所述方法的步骤。
40.本公开还提供一种计算机可读存储介质，所述存储介质中存储有计算机程序，所述计算机程序被处理器执行时，实现上述任一项的第一种所述方法的步骤和/或实现上述第二种所述方法的步骤。
41.本公开的有益效果如下：
42.与相关的现有技术相比，本公开提供的一种基于高速接口的数据传输方法、器件、设备及存储介质，通过利用至少一个高速接口能同时传输多路数据的特点，在传输数据的同时用少量的带宽传输预设的测试数据，也就是通过在高速接口配置的多路逻辑链路中增加至少一路测试链路来传输预设的测试数据，通过对预设的测试数据进行校验分析，进一步根据校验结果来判断测试链路的运行状态，得到高速接口的多路逻辑链路的运行状态；由于无需对每路逻辑链路的数据均进行校验，在实现多路数据传输的前提下，仅需对测试链路传输的预设测试数据进行校验，能快速验证判断高速接口的多路逻辑链路的运行状态，提高数据传输的正确性和传输速率，减少了系统负担；另外，由于多路逻辑链路传输的数据不需要增加数据校验码，因此也节省了主机和从机的存储空间。
附图说明
43.图1为本公开实施例提供的一种电子设备的结构示意图；
44.图2为本公开实施例提供的第一种基于高速接口的数据传输方法的流程示意图；
45.图3为本公开实施例提供的第二种基于高速接口的数据传输方法的流程示意图；
46.图4为本公开实施例提供的第一器件的结构示意图；
47.图5为本公开实施例提供的第二器件的结构示意图；
具体实施方式
48.下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于
本公开中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
49.本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序；“多路”指的是两路或两路以上，“至少一路”指的是一路或一路以上。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、产品或设备固有的其他步骤或单元。
50.在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本公开的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
51.本公开实施例所涉及到的电子设备可以包括各种具有通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其他处理设备，以及各种形式的用户设备(user equipment，ue)(例如，手机)、移动台(mobile station，ms)、终端设备(terminal device)、基站等等。为方便描述，上面提到的设备统称为电子设备。
52.本公开实施例中，所述的高速接口可以是aif高速接口或其他具有高速传输功能的接口，所述高速接口基于obsai协议和/或cpri协议设置。本公开实施例中，第一器件和第二器件可以是mcu处理芯片、dsp处理芯片、mpu处理芯片或fpga处理芯片等，以及或者各种能够支持高速接口的处理芯片。
53.本公开实施例中，aif接口(antenna interface)指的是一种传输空口数据的高速接口，是一种从设备，用于基带模块与射频模块间天线数据的传输，支持obsai(openbase station architecture initiative)协议和cpri(common public radio interface)协议；在使用obsai协议时，单条链路速率最高可达4x即3.072gbps；1条aif物理链路能同时传输多路数据，多路数据流传输源源不断，传输数据速度快。
54.obsai(open base station architecture initiative)协议，致力于在基带单元和射频单元之间搭建一个公共接口，不同厂家的设备可以通过这个接口互联，协议将基带射频接口分为4层，从上至下分别是应用层、传输层、链路层和物理层。
55.cpri(common public radio interface)协议是一种标准化协议，定义了无线基础设施基站的射频设备控制(rec)和射频设备(re)之间的数字接口，实现了不同设备的互操作性，保护了无线服务提供商的软件投入。
56.为了方便说明，下面以aif高速接口为例进行说明。需要说明的是，各种能够支持obsai协议和/或cpri协议的高速接口也应该在本公开实施例的保护范围。
57.请参阅图1，图1是本公开实施例的电子设备的结构示意图。如图1所示，电子设备包括第一器件和第二器件，第一器件可以是fpga处理芯片，第二器件可以是dsp处理芯片，所述高速接口为aif高速接口，也就是dsp处理芯片和fpga处理芯片内部的性能参数能支持aif高速接口所需要的参数。本公开实施例中，第一器件基于至少一个aif高速接口与第二器件进行数据传输，所述aif高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路。如图1所示，第一器件通过一个aif高速接口与第二器件
进行数据传输，一个aif高速接口(也就是aif物理链路1)配置有n路逻辑链路，分别为逻辑链路1、2、...n，输送数据流，在n路逻辑链路的基础上增加1路逻辑链路作为测试链路，也就是逻辑链路n 1作为测试链路，输送测试流。所述逻辑链路的数量设置不作限定，可以为5路、7路等，根据使用需求进行定义。需要说明的是，如果两个器件之间配置有多条aif物理链路(也可以是多个高速接口)进行传输，那么每个物理链路都可以用下述的方法进行检测，因为物理链路间是相互独立的。
58.为解决电子设备中第一器件和第二器件之间实现多路数据传输的同时，验证判断高速接口的状态，提高数据传输的正确性和效率的目的。
59.本公开实施例提供一种基于高速接口的数据传输方法。如图2所示，为本公开实施例提供的一种基于高速接口的数据传输方法的流程示意图。该数据传输方法可应用于图1中的电子设备内的第一器件。在本公开实施例中，第一器件基于至少一个高速接口与第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；应用在所述第一器件的所述方法包括如下：
60.步骤s201，通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据。
61.具体地，在多路所述逻辑链路进行数据传输的同时，在所述测试链路传输预设测试数据，所述数据指的是第二器件与第一器件之间通信的有效数据，所述预设测试数据可以是第一器件和第二器件之间预先约定好的测试数据序列，也就是已知的数据。
62.步骤s202，校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果。
63.具体地，在接收到所述预设测试数据之后，校验分析所述预设测试数据，所述校验分析的方法为奇偶校验法、循环冗余校验法、md5校验法、des算法校验法或递增数校验法中的任一种。如采用奇偶校验法对所述预设测试数据进行校验时，可根据所述预设测试数据的数位中"1"的个数是奇数或偶数来进行校验，如校验"1"的个数是否为奇数，以确定当前时刻节点接收到的预设测试数据是否正确性；再如采用循环冗余校验法对所述预设测试数据进行校验时，算出接收到的数据的crc校验码是否符合预期，以确定当前时刻节点接收到的预设测试数据是否正确性。需要说明的是，所述校验分析的方法在于验证接收到的测试数据的正确性，各种能实现检验分析的方法都应在本公开实施例的保护范围内。
64.步骤s203，根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
65.具体地，根据所述校验结果，可知当前时刻节点接收到的预设测试数据的正确性，如果所述预设测试数据的正确性符合预期，则说明aif高速接口(也就是aif物理链路1)工作正常，通过aif物理链路1中的多路所述逻辑链路接收到的数据流也是正确的；否则，如果所述预设测试数据的正确性不符合预期，则说明aif高速接口链路出现异常。
66.本公开实施例提供的数据传输方法，利用至少一个高速接口能同时传输多路数据的特点，在传输数据的同时用少量的带宽传输预设的测试数据，也就是通过在高速接口配置的多路逻辑链路中增加至少一路测试链路来传输预设的测试数据，通过对预设的测试数据进行校验分析，进一步根据校验结果来判断测试链路的运行状态，得到高速接口的多路逻辑链路的运行状态；由于无需对每路逻辑链路的数据均进行校验，在实现多路数据传输
的前提下，仅需对测试链路传输的预设测试数据进行校验，能快速验证判断高速接口的多路逻辑链路的运行状态，提高数据传输的正确性和传输速率，减少了系统负担；另外，由于多路逻辑链路传输的数据不需要增加数据校验码，因此也节省了主机和从机的存储空间。
67.在一个可选的实施例中，所述根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态之后，还包括：
68.若所述校验结果为异常情况，则发送反馈信息给所述第二器件，所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息；和/或，
69.若所述校验结果为异常情况，则标记当前异常情况节点，以用于标识当前多路所述逻辑链路所传输的数据为无效数据。
70.需要说明的是，若所述校验结果为异常情况，则证明当前时刻节点的aif高速接口(也就是aif物理链路1)工作异常，此时有两种处理方式，一是通过要求所述第二器件重新发送该时刻节点传输的数据，能够保证第一器件和第二器件之间的链路数据传输的正确性；二是标记当前异常情况节点，将当前异常情况节点接收到的数据作无效处理。在实际应用场景下，由于数据的容错率，可以仅仅标记当前异常情况节点，标识当前多路所述逻辑链路所传输的数据为无效数据，可无需要求所述第二器件重新发送该时刻节点传输的数据，能够在保证传送数据准确的前提下，提升数据传输速率、减少系统负担并节省存储空间。
71.在一个可选的实施例中，所述根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态之后，还包括：
72.若所述校验结果为异常情况，则累计记录当前异常次数；
73.当预设时间内累计记录的异常次数超过预设阀值时，输出警报信息以用于提示检修。
74.在具体实现中，通过累计记录当前异常次数，可获知单位时间内aif高速接口(也就是aif物理链路1)的工作状态情况，即如果单位时间内记录到异常次数超过了预设阈值，则说明aif物理链路属于工作不正常后不能恢复为正常状态或者经常出现不正常的情况，则需要检查硬件或者软件设计上是否存在问题，这时通过输出警报信息可以提示进行检修，从而保证aif高速接口的正常工作。需要说明的是，上述预设阈值可根据硬件的参数和/或软件的性质进行预设。
75.在一个可选的实施例中，通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据之前，还包括：
76.对多路所述逻辑链路和至少一路所述测试链路进行多次高速接口测试，得到测试结果；
77.根据测试结果，确定是否启动高速接口的检修，以使所述高速接口准确进行数据传输。
78.在具体实现中，由于aif高速接口通常应用于高速且数据量大的通信，为保持接收数据的高准确率，可以在正式传输数据前先进行若干次的接口测试，若校验的测试结果异常并且异常情况明显，则可以先启动硬件或者软件的检查，以使aif高速接口达到相对较高的准确度；异常情况明显的判断可以是，单位时间内记录到异常次数超过了预设阈值则确定为异常情况明显，预设阈值可根据硬件的参数和/或软件的性质进行预设。
79.参见图3，本公开实施例还提供第二种基于高速接口的数据传输方法。所述方法应
用于第二器件，所述第二器件基于至少一个高速接口与第一器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述方法包括：
80.步骤s301，通过多路所述逻辑链路发送数据給所述第一器件，以与所述第一器件进行数据传输；以及
81.步骤s302，通过至少一路所述测试链路发送预设测试数据給所述第一器件，以使所述第一器件对接收到的预设测试数据进行校验，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
82.具体地，所述数据指的是第二器件与第一器件之间通信的有效数据，所述预设测试数据可以是第一器件和第二器件之间预先约定好的测试数据序列，也就是已知的数据，所述已知的数据可包含有校验码。在多路所述逻辑链路进行数据传输的同时，所述第二器件在所述测试链路传输预设测试数据给第一器件。
83.可选地，通过至少一路所述测试链路发送预设测试数据給所述第一器件之后，还包括步骤：根据所述第一器件发送的反馈信息，重新发送异常情况节点的数据给所述第一器件。
84.具体地，根据所述第一器件发送的所述反馈信息，可知当前时刻节点接收到的预设测试数据的正确性，如果所述预设测试数据的正确性符合预期，则说明aif高速接口(也就是aif物理链路1)工作正常，通过aif物理链路1中的多路所述逻辑链路接收到的数据流也是正确的；否则，如果所述预设测试数据的正确性不符合预期，则说明aif高速接口链路出现异常，此时可以重新发送异常情况节点的数据给第一器件，能够保证第一器件和第二器件之间的链路数据传输的正确性；当然在实际应用场景下，由于数据的容错率，第一器件也可以仅仅标记当前异常情况节点，标识当前多路所述逻辑链路所传输的数据为无效数据，不发送所述反馈信息给所述第二器件，所述第二器件在没有接收到所述反馈信息的情况下，可无需重新发送该时刻节点传输的数据给第一器件，能够在保证传送数据准确的前提下，提升数据传输速率、减少系统负担并节省存储空间。所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息。
85.如图4所示，为本公开实施例提供的第一器件的结构示意图。所述第一器件4基于至少一个高速接口与第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述第一器件4包括如下：
86.第一接收单元401，用于通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据；
87.第一校验单元402，用于校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果；
88.第一确定单元403，用于根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
89.可选地，所述第一器件还包括第一发送单元，第一发送单元用于在所述校验结果为异常情况下，发送反馈信息给所述第二器件，所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息；以及所述第一器件还包括第一标记单元，第一标记单元用于在所述校验结果为异常情况下，标记当前异常情况节点，以用于标识当前
多路所述逻辑链路所传输的数据为无效数据。在具体实现中，由于数据的容错率，第一标记单元可以仅仅标记当前异常情况节点，标识当前多路所述逻辑链路所传输的数据为无效数据，第一发送单元可无需发送反馈信息给所述第二器件，以要求所述第二器件重新发送该时刻节点传输的数据；在保证传送数据准确的前提下，能够提升数据传输速率、减少系统负担并节省存储空间。所述第一发送单元可以是所述高速接口或者其他发送端口，如采用所述高速接口发送反馈信息，则通过配置从所述第一器件到所述第二器件的传输链路即可。
90.需要说明的是，本公开实施例提供的第一器件与上述的第一种基于高速接口的数据传输方法属于同一构思，其具体实现过程，方法实施例中的技术特征在本电子装置实施例中均可对应适用，重复之处不再赘述。
91.如图5所示，为本公开实施例提供的第二器件的结构示意图。所述第二器件基于至少一个高速接口与第一器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；所述第二器件包括：
92.第二发送单元501，用于通过多路所述逻辑链路发送数据給所述第一器件，以与所述第一器件进行数据传输；以及
93.用于通过至少一路所述测试链路发送预设测试数据給所述第一器件，以使所述第一器件对接收到的预设测试数据进行校验，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
94.所述第二器件还包括：第二确定单元502，用于根据所述第一器件发送的反馈信息，确定重新发送异常情况节点的数据给所述第一器件。
95.可选地，所述第二器件还可包括第二接收单元，用于接收所述第一器件反馈的检验结果，第二接收单元可以是所述高速接口或者其他接收端口，如采用所述高速接口发送反馈信息，则通过配置从所述第一器件到所述第二器件的传输链路即可。
96.需要说明的是，本公开实施例提供的第二器件与上述的第二种基于高速接口的数据传输方法属于同一构思，其具体实现过程，方法实施例中的技术特征在本电子装置实施例中均可对应适用，重复之处不再赘述。
97.本公开实施例还提供一种电子设备。结合图1、图4和图5，再次以上述图1示出的电子设备为例进行说明。
98.如图1所示，所述电子设备包含第一器件和第二器件，所述第一器件基于至少一个高速接口与所述第二器件进行数据传输，所述高速接口配置有多路用于传输数据的逻辑链路和至少一路用于传输预设测试数据的测试链路；执行如下方法：
99.所述第二器件通过多路所述逻辑链路发送数据給所述第一器件以及通过至少一路所述测试链路发送预设测试数据給所述第一器件；
100.所述第一器件通过多路所述逻辑链路接收所述第二器件发送的数据以及通过至少一路所述测试链路接收所述第二器件发送的预设测试数据后；校验分析接收到的所述预设测试数据，得到所述预设测试数据的校验结果；并根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态。
101.可选地，所述第一器件还可以根据校验的结果，发送反馈信息给所述第二器件，所述反馈信息可以是承载有用于指令所述第二器件重新发送数据的标志信息；或者可选地，所述第一器件标记当前异常情况节点，以用于标识当前多路所述逻辑链路所传输的数据为
无效数据。
102.需要说明的是，本公开实施例提供的电子设备，利用第一器件和第二器件之间的至少一个高速接口能同时传输多路数据的特点，在传输数据的同时用少量的带宽传输预设的测试数据，也就是通过在高速接口配置的多路逻辑链路中增加至少一路测试链路来传输预设的测试数据，通过对预设的测试数据进行校验分析，进一步根据校验结果来判断测试链路的运行状态，得到高速接口的多路逻辑链路的运行状态；由于无需对第一器件和第二器件之间的每路逻辑链路的数据均进行校验，在实现多路数据传输的前提下，仅需对测试链路传输的预设测试数据进行校验，能快速验证判断第一器件和第二器件之间的高速接口的多路逻辑链路的运行状态，提高数据传输的正确性和传输速率，减少了系统负担；另外，由于多路逻辑链路传输的数据不需要增加数据校验码，因此也节省了主机和从机的存储空间。
103.参见图4，所述第一器件包括第一接收单元401、第一校验单元402和第一确定单元403。参见图5，所述第二器件包括第一发送单元501和第二确定单元502。具体实现中，所述第一器件的第一接收单元401和所述第二器件的第二发送单元501连接，所述第二器件的第二发送单元501通过测试链路将所述预设测试数据发送给所述第一器件的第一接收单元401；所述第一器件的第一校验单元402对预设测试数据检验分析，所述第一器件的第一确定单元403根据校验结果确定所述测试链路的运行状态，从而得知多路所述逻辑链路的运行状态。也就是根据所述校验结果，可知当前时刻节点接收到的预设测试数据的正确性，如果所述预设测试数据的正确性符合预期，则说明aif高速接口(也就是aif物理链路1)工作正常，通过aif物理链路1中的多路所述逻辑链路接收到的数据流(也就是数据)也是正确的；否则，如果所述预设测试数据的正确性不符合预期，则说明aif高速接口链路出现异常。本公开实施例中，所述校验分析的方法包括奇偶校验法、循环冗余校验法、md5校验法、des算法校验法或递增数校验法的一种或多种组合。
104.本公开实施例中，所述第一器件的第一确认单元403确认若所述校验结果为异常情况，则通过所述高速接口或者其他接口端发送反馈信息给所述第二器件，所述反馈信息承载有用于指令所述第二器件重新发送异常情况节点的数据的标志信息；在此过程中，所述第二器件接收到所述反馈信息，则通过所述第二器件的第二发送单元501重新发送当前异常情况节点的数据给所述第一器件。在一个可选的实施例中，所述第一器件可以不发送反馈信息给所述第二器件，所述第一器件若确定当前时刻节点的所述校验结果为异常情况，则标记当前异常情况节点，标识当前多路所述逻辑链路所传输的数据为无效数据，所述第二器件可无需重新发送该时刻节点的数据给所述第一器件，适用数据容错率高的情况，能够在保证传送数据准确的前提下，提升数据传输速率、减少系统负担并节省存储空间。
105.在一个可选的实施例中，所述第一器件中根据所述校验结果，确定所述测试链路的运行状态以得到多路所述逻辑链路的运行状态之后，还包括：若所述校验结果为异常情况，则累计记录当前异常次数；当预设时间内累计记录的异常次数超过预设阀值时，输出警报信息以用于提示检修。在一个可选的实施例中，可以是所述第二器件根据所述第一器件发送的反馈信息，重新发送异常情况节点的数据给所述第一器件之后，累计记录当前异常次数；当预设时间内累计记录的异常次数超过预设阀值时，输出警报信息以用于提示检修。
106.在一个可选的实施例中，在使用电子设备前，还包括：对第一器件和第二器件之间
的多路所述逻辑链路和至少一路所述测试链路进行多次高速接口测试，得到测试结果；根据测试结果，确定是否启动高速接口的检修，以使所述高速接口准确进行数据传输，利于aif高速接口达到相对较高的准确度。
107.需要说明的是，本公开实施例提供的一种电子设备与上述第一种基于高速接口的数据传输方法及第二种基于高速接口的数据传输方法均属于同一构思，其具体实现过程，方法实施例中的技术特征在本电子设备的装置实施例中均可对应适用，重复之处不再赘述。
108.本公开实施例还提供一种计算机可读存储介质，本领域内的技术人员应明白，本公开实施例可提供为方法、电子设备、或计算机程序产品。因此，本公开可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本公开可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd
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rom、光学存储器等)上实施的计算机程序产品的形式。
109.本公开是参照根据本公开实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
110.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
111.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
112.计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(pram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、其他类型的随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、快闪记忆体或其他内存技术、只读光盘只读存储器(cd
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rom)、数字多功能光盘(dvd)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。可以理解，本公开实施例涉及的计算机可读介质可以是易失性存储器或者非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(rom，readonlymemory)、可编程只读存储器(prom，programmableread
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onlymemory)、可擦除可编程只读存储器(eprom，erasableprogrammableread
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onlymemory)、电可擦除可编程只读存储器(eeprom，electricallyerasableprogrammableread
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onlymemory)、磁性随机存取存储器(fram，ferromagneticrandomaccessmemory)、快闪存储器(flashmemory)、磁表面存储器、光盘、或
只读光盘(cd
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rom，compactdiscread
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onlymemory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(ram，randomaccessmemory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的ram可用，例如静态随机存取存储器(sram，staticrandomaccessmemory)、同步静态随机存取存储器(ssram，synchronousstaticrandomaccessmemory)、动态随机存取存储器(dram，dynamicrandomaccessmemory)、同步动态随机存取存储器(sdram，synchronousdynamicrandomaccessmemory)、双倍数据速率同步动态随机存取存储器(ddrsdram，doubledataratesynchronousdynamicrandomaccessmemory)、增强型同步动态随机存取存储器(esdram，enhancedsynchronousdynamicrandomaccessmemory)、同步连接动态随机存取存储器(sldram，synclinkdynamicrandomaccessmemory)、直接内存总线随机存取存储器(drram，directrambusrandomaccessmemory)。
113.以上仅为本公开的实施例而已，并不用于限制本公开。对于本领域技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本公开的权利要求范围之内。