用于验证平台扩频时钟恢复方法和装置、存储介质和终端与流程

1.本发明涉及芯片开发前端流程中的数字验证技术领域，尤其涉及一种用于验证平台的扩频时钟恢复方法和装置、存储介质和终端。


背景技术：

2.随着电路器件的小型化和集成度的增加，以及电磁频谱资源的日渐紧张，电路特别是高频电路设计应考虑其电磁兼容性(emc，electromagnetic compatibility)。高频信号的频谱能量过于集中在载波频率上，易导致该频点的射频信号辐射超标，违背相关emi(electromagnetic interference，电磁干扰)设计规范，严重时甚至将干扰周围电路的正常功能。因此有许多降低电磁干扰的手段被提出，其中ssc(spread spectrum clocking，扩频时钟)技术作为一种主动式的手段可以从源头降低射频信号的辐射功率，在很多设计中被采用。该技术通过使信号的基准频率在一定范围内缓慢变化，将辐射功率谱分散而达到降低电磁辐射峰值功率的目的，有效改善了其电磁兼容性。
3.扩频时钟技术的使用电路通常采用验证平台来验证电路设计是否符合预期，进一步现有的验证平台采用比较真实电路响应和模型响应的方式来进行验证。上述验证方式建模对象通常以算法和电路功能为主，为理想模型。且若涉及诸如扩频时钟等不方便使用数字模型表达的对象时，验证平台则会借用例化部分待测设计电路的方式来达到。验证平台上述验证手法存在一定的风险，且对仿真速度影响较大，同时还存在调试复杂、需求差异带来的附加时间要求以及低运行效率、性能存在差异等问题。


技术实现要素：

4.本发明所要解决的技术问题是现有验证平台针对扩频时钟等不方便使用数字模型表达的对象若采用借用例化部分待测设计电路的方式存在具有一定风险、影响仿真速度、调试复杂、需求差异、运行效率低以及性能存在差异等问题。
5.为了解决上述技术问题，本发明提供了一种用于验证平台的扩频时钟恢复方法，包括：
6.获取待恢复串行数据的基准频率，并基于所述基准频率获取基准周期；
7.将扩频时钟周期的初始值设置为与所述基准周期数值相同；
8.周期性对所述待恢复串行数据进行采样获取采样数据，并基于所述采样数据对基准采样延迟时间进行调整，所述基准采样延迟时间为基准采样时钟相对于所述扩频时钟所延迟的时间，所述基准采样时钟用于对所述待恢复数据进行采样；
9.周期性获取当前所述基准采样延迟时间，并获取当前所述基准采样延迟时间与初始采样延迟时间的差值作为参考值，判断所述参考值的绝对值是否大于预设阈值，若大于则判断所述参考值是否大于零，若大于零则所述扩频时钟周期增大预设步长，若小于零则所述扩频时钟周期减小预设步长，若所述参考值的绝对值小于等于预设阈值则保持当前所述扩频时钟周期不变。
10.优选地，通过采样时钟组对所述待恢复串行数据进行采样，所述采样时钟组包括前采样时钟、基准采样时钟和后采样时钟，所述前采样时钟的采样时间相对于所述基准采样时钟的采样时间提前第一预设时间间隔，所述后采样时钟的采样时间相对于所述基准采样时钟的采样时间延迟第一预设时间间隔，所述采样时钟组中所有采样时钟周期均实时与所述扩频时钟周期相同。
11.优选地，基于所述采样数据对基准采样延迟时间进行调整包括：
12.假设所述前采样时钟采样的数据为前采样数据，所述基准采样时钟采样的数据为基准采样数据，所述后采样时钟采样的数据为后采样数据，每组采样数据均包括前采样数据、基准采样数据和后采样数据；
13.对所述采样数据进行比较分析，当所述前采样数据和所述基准采样数据相同，且均不与所述后采样数据相同时，将所述基准采样延迟时间减小预设延迟时间；当所述基准采样数据和所述后采样数据相同，且均不与所述前采样数据相同时，将所述基准采样延迟时间增大预设延迟时间；其它情况均不对所述基准采样延迟时间进行调整。
14.优选地，对所述采样数据进行比较分析通过对比较时钟的触发来实现，所述比较时钟周期与所述扩频时钟周期实时相同，且所述比较时钟触发时间相对于所述基准采样时钟的采样时间延迟第二预设时间间隔，所述第二预设时间间隔大于所述第一预设时间间隔。
15.优选地，所述第一预设时间间隔小于所述基准采样延迟时间。
16.优选地，所述待恢复串行数据为符合高速serdes协议的数据。
17.优选地，所述预设步长大于等于验证平台设置的仿真精度。
18.为了解决上述技术问题，本发明还提供了一种用于验证平台的扩频时钟恢复装置，包括基准周期获取模块、扩频时钟周期初始值获取模块、基准采样延迟时间调整模块和扩频时钟调整模块；
19.所述基准周期获取模块，用于获取待恢复串行数据的基准频率，并基于所述基准频率获取基准周期；
20.所述扩频时钟周期初始值获取模块，用于将扩频时钟周期的初始值设置为与所述基准周期数值相同；
21.所述基准采样延迟时间调整模块，用于周期性对所述待恢复串行数据进行采样获取采样数据，并基于所述采样数据对基准采样延迟时间进行调整，所述基准采样延迟时间为基准采样时钟相对于所述扩频时钟所延迟的时间，所述基准采样时钟用于对所述待恢复数据进行采样；
22.所述扩频时钟调整模块，用于周期性获取当前所述基准采样延迟时间，并获取当前所述基准采样延迟时间与初始采样延迟时间的差值作为参考值，判断所述参考值的绝对值是否大于预设阈值，若大于则判断所述参考值是否大于零，若大于零则所述扩频时钟周期增大预设步长，若小于零则所述扩频时钟周期减小预设步长，若所述参考值的绝对值小于等于预设阈值则保持当前所述扩频时钟周期不变。
23.为了解决上述技术问题，本发明还提供了一种存储介质，其上存储有计算机程序，该程序被处理器执行时实现所述用于验证平台的扩频时钟恢复方法。
24.为了解决上述技术问题，本发明还提供了一种终端，包括：处理器及存储器；
25.所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行如所述用于验证平台的扩频时钟恢复方法。
26.与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
27.应用本发明实施例提供的用于验证平台扩频时钟恢复方法，通过设置采样时钟组对待恢复串行数据进行采样，并通过采样数据对虚拟采样时钟组的采样延时时间进行调整，以确保待恢复串行数据稳定时可以被正确采样，而待恢复串行数据不稳定时通过改变采样延时时间，并基于采样延时时间的改变量区来对扩频时钟周期进行调整，实现恢复周期随待恢复串行数据的变化而变化的目的。本发明方法不需要高仿真精度，可用不可综合的电路语言描述，增加待测设计和验证平台两者之间的独立冗余度。对于动态可选使能时钟扩频功能的待测设计，本发明方法将不使能扩频功能时的情形作为扩频时钟幅度为零的特例从而正确处理，无需旁路本发明方法。
28.本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
29.附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
30.图1示出了本发明实施例一用于验证平台扩频时钟恢复方法的流程示意图；
31.图2示出了本发明实施例一对扩频时钟周期进行调整的逻辑等效图；
32.图3示出了本发明实施例一采样时钟组对待恢复串行数据进行采样的逻辑等效图；
33.图4示出了本发明实施例一对基准采样延迟时间进行增大调整的逻辑等效图；
34.图5示出了本发明实施例一对基准采样延迟时间进行减小调整的逻辑等效图；
35.图6示出了本发明实施例二用于验证平台扩频时钟恢复装置的结构示意图；
36.图7示出了本发明实施例四终端的结构示意图。
具体实施方式
37.以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
38.扩频时钟技术通常采用低频三角波对高速信号基准频率进行调制，且为避免电路工作频率超限，通常仅采用向下扩频的方式。例如主流的高速serdes协议(pcie、sata、sas、usb等)在其规范中明确需要支持扩频时钟技术。
39.为突破同步并行接口的传输速率限制，解决高速同步数据传输带来的时序收敛和信号完整性设计挑战，高速serdes协议在设计接口互连时采用串行数据传输技术，通过nrz(非归零编码)技术在数据中嵌入高频成分，并取消了在通道内伴随的采样时钟。为保证信
号完整性，并行数据经过了编码和加扰之后转换为串行数据。高速serdes接收端必须能从这种数据流中恢复出时钟信号。通常把行使该时钟恢复功能的电路模块称为cdr(clock data recovery)。
40.由于扩频时钟技术的引入，接收电路需要使用追踪技术来跟随发射端基准频率的变化。这对电路功能提出了比较大的挑战，因此也是高速serdes电路设计中的重难点之一。按照高速serdes规范，发送和接收电路可以借由自协商过程获取当前的速度档位信息，并以此为依据产生基准时钟。随后使用追踪电路实时跟随串行数据的频率变化，从而获得正确的串行数据采样时钟。
41.在对上述电路进行验证的过程中，验证平台需要负责给出合适的激励，并监视待验证设计(dut)在激励下的行为。监控对象包括但不限于所有接口信号及内部信号。其中每条lane的串行线上的行为，作为重要的验证对象需要被完整的解析，以便判断serdes发送端是否能够正确将数据经过编码和加扰之后送出。同时，对串行信号的解析也会作为调试接收端电路过程中，定位错误发生位置的重要依据。
42.通常在验证平台中，需要对待验证设计的各项功能使用验证平台的专用语言进行建模，以期产生和待验证电路相同的响应。进而通过比较真实电路响应和模型响应的方式，验证电路设计是否符合预期。建模对象通常为以算法和逻辑功能为主要目标的理想模型。而涉及诸如扩频时钟等不方便使用数字模型表达的对象，通常验证平台会借用例化部分待测设计电路的方式来达到。但该种验证手法存在一定的风险，且对仿真速度影响较大，同时还存在调试复杂、需求差异带来的验证漏洞以及低运行效率、性能差异等问题。
43.实施例一
44.为解决现有技术中存在的技术问题，本发明实施例提供了一种用于验证平台的扩频时钟恢复方法。
45.图1示出了本发明实施例一用于验证平台扩频时钟恢复方法的流程示意图；参考图1所示，本发明实施例用于验证平台扩频时钟恢复方法包括如下步骤。
46.步骤s101，获取待恢复串行数据的基准频率，并基于基准频率获取基准周期。
47.具体地，将等待恢复扩频时钟的串行数据作为待恢复串行数据，且待恢复串行数据为符合高速serdes协议的串行数据。其中高速serdes协议包括pcie、sata、sas、usb、ethernet等。
48.由于同一个单频信号频率和周期的关系是确定的，且频率为信号频域特征，周期为信号时域特征。而本发明方法主要是在时域中对信号进行处理，因此下文主要使用周期来进行表述。即恢复时钟clk
recovery
的扩频时钟周期t
recovery
一经确定，即可以认定时钟已恢复成功。
49.通常情况下由于基准频率包括多个档位，因此在获取基准周期过程中，需先依据基准频率档位信息获取当前待恢复串行数据的基准频率，而后再基于基准频率获取当前的基准周期。例如假设pcie的基准频率包括三个档位，分别为2.5gbps、5gbps和8gbps，对应的基准周期则分别为400ps、200ps和125ps，获取当前待恢复串行数据的基准频率即获取基准周期。
50.步骤s102，将扩频时钟周期的初始值设置为与基准周期数值相同。
51.具体地，在初始状态下设置恢复时钟clk
recovery
的扩频时钟周期t
recovery
与基准周
期相同。随后在仿真进行过程中，通过不断调整扩频时钟周期t
recovery
，以使其跟随待恢复串行数据的周期变化而变化。即建立负反馈机制，使用对待恢复串行数据采样判决的结果来不断修正扩频时钟周期t
recovery
的数值，继而达到持续跟踪待恢复串行数据频率变化的目标。
52.步骤s103，周期性对待恢复串行数据进行采样获取采样数据，并基于采样数据对基准采样延迟时间进行调整。
53.考虑到仿真精度设置过高会严重影响仿真器的性能，因此本方法将仿真精度设置为1ps即可，不必采用更高的精度。而为避免粗精度的调节扩频时钟周期t
recovery
造成反馈震荡，本方法将整个负反馈机制拆分为“缓冲调节”和“周期调节”两个环节。其中“缓冲调节”的目的是在不改动扩频时钟周期t
recovery
的前提下，通过调节缓冲延迟来尽可能保证串行数据可以被正确采样，并从中得到充分的证据决定“周期调节”的方向。而“周期调节”的目的则是在“缓冲调节”已达到阈值的情况下去更改扩频时钟周期t
recovery，
，并释放“缓冲调节”中已经累计的缓冲调整。本步骤即是用来达到“缓冲调节”的目的的。
54.为得到采样判决的负反馈，需要设置采样时钟组对待恢复串行数据进行采样完成投票判决。图3示出了本发明实施例一采样时钟组对待恢复串行数据进行采样的逻辑等效图；参考图3所示，采样时钟组包括前采样时钟、基准采样时钟和后采样时钟，其中基准采样时钟为由恢复时钟clk
recovery
经延迟而得到，且基准采样时钟相对于扩频时钟所延迟的时间为基准采样延迟时间
△
d，且前采样时钟的采样时间相对于基准采样时钟的采样时间提前第一预设时间间隔
△
t，后采样时钟的采样时间相对于基准采样时钟的采样时间延迟第一预设时间间隔
△
t，且采样时钟组中所有采样时钟周期均实时与扩频时钟周期相同。即我们的目的实质上是保证基准采样时钟可以一直正确对待恢复串行数据进行采样。
55.其中，第一预设时间间隔
△
t的具体设置依据为：其数值若过小，将导致追踪灵敏度下降，漂移达到接近错误边界才能启动追踪响应。其数值若过大，将导致追踪过于灵敏并反复震荡，尽管功能正确实现但违背验证平台组件的设计美感。因此我们设置第一预设时间间隔
△
t小于基准采样延迟时间
△
d，且小于1/5的扩频时钟周期。
56.同理，基准采样延迟时间
△
d的大小也可以用参数进行设置。其取值越大，从采样到完成判决的过程越久，且在仿真波形上观察信号之间的关系越不方便。但其取值也不宜过小，否则将限制调整过程的缓冲能力，同样会导致恢复时钟clk
recovery
的频率反复震荡。因此我们设置基准采样延迟时间
△
d最小为2ps，最大值应小于扩频时钟周期。
57.假设前采样时钟采样的数据为前采样数据，基准采样时钟采样的数据为基准采样数据，后采样时钟采样的数据为后采样数据，每组采样数据均包括前采样数据、基准采样数据和后采样数据。每组采样数据包括如下三种有效情况：情况1，前采样数据和基准采样数据相同，但不与后采样数据相同；情况2，基准采样数据和后采样数据相同，但不与前采样数据相同；以及情况3，前采样数据、基准采样数据和后采样数据均相同。由于待恢复串行数据的最小变化间隔和基准周期相近，远大于三次采样的间隔即第一预设时间间隔
△
t，因此三次采样中至少有两次会得到相同的结果。因此不可能出现如下两种情形：前采样数据和后采样数据相同，但与基准采样数据不同；以及三次采样结果相同的情况。因此无需对这两种情形进行考虑。
58.负反馈调节的最终目标是将采样结果尽可能的稳定在情况3的情况下。即表明基
准采样时钟不仅可以采样到正确的待恢复串行数据，并且其边沿的左右都留有足够的安全余量。在持续的动态追踪过程中，一旦出现情况1或情况2的暂态，应当通过负反馈调节而回到情况3的稳态。
59.图4示出了本发明实施例一对基准采样延迟时间进行增大调整的逻辑等效图；图5示出了本发明实施例一对基准采样延迟时间进行减小调整的逻辑等效图；参考图4和图5所示，当出现情况1时可以被认定为采样点偏晚，导致基准采样时钟已采样到待恢复串行数据跳变之后的数值。因此作为负反馈，需要将采样时钟组整体往前移动，即将基准采样延迟时间
△
d减小预设延迟时间，并继续进行下一轮的采样判断。经多次调整之后，预期将转到情形3。而当出现情况2时则被认定为采样点偏早，导致基准采样时钟采样到了待恢复串行数据跳变之前的数值。作为负反馈，需要将采样时钟组整体往后移动，即将基准采样延迟时间
△
d减小预设延迟时间，并继续进行下一轮的采样判断。经多次调整之后，预期将转到情形3。
60.还需要说明的是，在对采样数据进行比较分析是通过对比较时钟的触发来实现的，且比较时钟也是由恢复时钟clk
recovery
经延迟得到，只是其边沿比三个采样时钟都要再晚一点。进一步地，比较时钟周期与扩频时钟周期实时相同，且比较时钟触发时间相对于基准采样时钟的采样时间延迟第二预设时间间隔，第二预设时间间隔大于第一预设时间间隔
△
t。即采样时钟组完成数据采样后再触发采样数据的比较。
61.需要说明的是，由于采样时钟组中所有采样时钟周期均实时与扩频时钟周期相同，因此采样获取的采样数据也为周期性的，因此基准采样延迟时间
△
d的调整即为周期性的。
62.基准采样延迟时间
△
d的设计为本方法提供了很好的容错缓冲机制，使得本方法可以使用低仿真精度而不会发生错误。例如可以将time precision和time unit都设置为相同的1ps，最大限度减少仿真工具的计算资源开销。
63.步骤s104，周期性获取当前基准采样延迟时间，并获取当前基准采样延迟时间与初始采样延迟时间的差值作为参考值，判断参考值的绝对值是否大于预设阈值，若大于则判断参考值是否大于零，若大于零则扩频时钟周期增大预设步长，若小于零则扩频时钟周期减小预设步长，若参考值的绝对值小于等于预设阈值则保持当前扩频时钟周期不变。
64.待恢复串行数据周期的变化所带来的差异是累积的，假设待恢复串行数据每个周期增大1ps，则经过1000个时钟周期之后，基准采样时钟与待恢复串行数据之间就积累了1000ps的误差。这会导致基准采样延迟时间
△
d在很长时间范围内一直单调递增/递减，直至溢出而失效。因此单纯调整基准采样延迟时间
△
d只能保证短期内追踪的正确性，而非是整个负反馈调节的最终手段。要想消除累积误差，就必须通过调节扩频时钟的扩频时钟周期t
recovery
才能达到目的。而只要根据基准采样延迟时间
△
d上累积的变化趋势调整恢复时钟的扩频时钟周期t
recovery
，就可以达到追踪待恢复串行数据频率变化的目标，并消除累积误差。
65.图2示出了本发明实施例一对扩频时钟周期进行调整的逻辑等效图；参考图2所示，其中f
base
为基准档位信息，以便通过多路选择器得到基准周期t
base
，信号slower和faster则是负反馈输入端，依赖“周期调节”的判决结果进行对应输出信号，持续进行负反馈调节。t
base
在叠加了多次slower/faster的调节后，即成为最终恢复时钟的扩频时钟周期
t
recovery
。
66.具体地，周期性获取当前基准采样延迟时间
△
d，并将当前基准采样延迟时间
△
d与初始采样延迟时间的差值作为参考值，而后通过将参考值与预设阈值进行对比实现扩频时钟周期的调整。进一步地，判断参考值的绝对值是否大于预设阈值，若大于则判断参考值是否大于零，若大于零则扩频时钟周期增大预设步长，若小于零则扩频时钟周期减小预设步长，若参考值的绝对值小于等于预设阈值则保持当前扩频时钟周期不变。其中，预设阈值的选取过大将导致反馈灵敏度下降，过小则将导致震荡，应基于实际进行选取。且预设步长需大于等于验证平台设置的仿真精度。
67.由上可知，本步骤即为上述的“周期调节”环节，我们从“缓冲调节”环节对基准采样延迟时间
△
d的调整趋势中判断出当前恢复时钟clk
recovery
应该变快(faster)还是变慢(slower)。例如当预设阈值为256，且基准采样延迟时间
△
d初始值为1024时，基准采样延迟时间
△
d会在1024
‑
256到1024 256之间变化，即768～1280之间。当参考值大于1280时，表示最近一段时间内扩频时钟周期t
recovery
偏小，导致基准采样延迟时间
△
d单调增加。此时应当拉起slower信号，增大扩频时钟周期t
recovery
。如果增大扩频时钟周期t
recovery
依然不能满足追上待恢复串行数据的变化速率，扩频时钟周期t
recovery
将再次出现高于阈值1280的数值，再一次触发增大扩频时钟周期t
recovery
的过程。如前文分析，最大调制度为
‑
0.5％的扩频时钟，其周期取值在400ps～402ps范围内，因此增大扩频时钟周期t
recovery
的过程最多只发生两次，就可以保证恢复时钟clk
recovery
的频率追上待恢复串行数据的频率。反之，若待恢复串行数据的周期开始转为减小，基准采样延迟时间
△
d也将跟着转为缓慢减小。直至“缓冲调节”过程使得基准采样延迟时间
△
d下探至768以下，则会开始触发减小扩频时钟周期t
recovery
的“周期调节”过程。该过程将持续，直至恢复时钟clk
recovery
的扩频时钟周期t
recovery
追上待恢复串行数据的周期减小。
68.需要说明的是，获取当前基准采样延迟时间
△
d，并对扩频时钟周期进行调节的周期可设置为与扩频时钟周期相同，即一旦基准采样延迟时间
△
d的变化参考值大于预设阈值，即实现扩频时钟周期的调整。
69.需要说明的是，本发明方法在验证平台中可使用不可综合的电路描述语言实现，进行高度抽象的时钟恢复电路建模，达到从待恢复串行数据中恢复出所需扩频时钟clk
recovery
的目的。这种方式可以在仿真速度、功能实现、调试复杂程度、需求取舍以及兼容性中得到最佳平衡。
70.本发明方法不与电路设计功能绑定，可移植性好。转换为代码简单，可以适用于需要追踪时钟漂移的任何验证平台。通过关键参数的变化，可以适应的范围极广。增加独立冗余度，如果dut的cdr电路设计有缺陷，可以对比发现。具有验证工程师“建模”的思想，真正从验证工程师角度实现扩频时钟追踪。
71.本发明实施例提供的用于验证平台扩频时钟恢复方法，通过设置采样时钟组对待恢复串行数据进行采样，并通过对采样数据的投票判决完成对虚拟采样时钟组采样延时时间的调整，以确保待恢复串行数据稳定时可以被正确采样。而待恢复串行数据不稳定时通过改变采样延时时间，并基于采样延时时间的改变量区来对扩频时钟周期进行调整，实现恢复周期随待恢复串行数据的变化而变化的目的。本发明方法不需要高仿真精度，可用不可综合的电路语言描述，增加独立冗余度。
72.实施例二
73.为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种用于验证平台的扩频时钟恢复装置。
74.图6示出了本发明实施例二用于验证平台扩频时钟恢复装置的结构示意图；参考图6所示，本发明实施例用于验证平台的扩频时钟恢复装置包括基准周期获取模块、扩频时钟周期初始值获取模块、基准采样延迟时间调整模块和扩频时钟调整模块。
75.基准周期获取模块用于获取待恢复串行数据的基准频率，并基于基准频率获取基准周期。
76.扩频时钟周期初始值获取模块用于将扩频时钟周期的初始值设置为与基准周期数值相同。
77.基准采样延迟时间调整模块用于周期性对待恢复串行数据进行采样获取采样数据，并基于采样数据对基准采样延迟时间进行调整，基准采样延迟时间为基准采样时钟相对于扩频时钟所延迟的时间，基准采样时钟用于对待恢复数据进行采样。
78.扩频时钟调整模块用于周期性获取当前基准采样延迟时间，并获取当前基准采样延迟时间与初始采样延迟时间的差值作为参考值，判断参考值是否大于预设阈值，若大于则判断参考值是否大于零，若大于零则扩频时钟周期增大预设步长，若小于零则扩频时钟周期减小预设步长，若参考值小于等于预设阈值则保持当前扩频时钟周期不变。
79.本发明实施例提供的用于验证平台扩频时钟恢复装置，通过设置采样时钟组对待恢复串行数据进行采样，并通过采样数据对虚拟采样时钟组的采样延时时间进行调整，以确保待恢复串行数据稳定时可以被正确采样，而待恢复串行数据不稳定时通过改变采样延时时间，并基于采样延时时间的改变量区来对扩频时钟周期进行调整，实现恢复周期随待恢复串行数据的变化而变化的目的。本发明装置不需要高仿真精度，可用不可综合的电路语言描述，增加独立冗余度。
80.实施例三
81.为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种存储介质，其存储有计算机程序，该计算机程序被处理器执行时可实现实施例一用于验证平台的扩频时钟恢复方法中的所有步骤。
82.用于验证平台的扩频时钟恢复方法的具体步骤以及应用本发明实施例提供的可读存储介质获取的有益效果均与实施例一相同，在此不在对其进行赘述。
83.需要说明的是：存储介质包括：rom、ram、磁碟或者光盘等各种可以存储程序代码的介质。
84.实施例四
85.为解决现有技术中存在的上述技术问题，本发明实施例还提供了一种终端。
86.图7示出了本发明实施例四终端的结构示意图，参照图7所示，本实施例终端包括相互连接的处理器及存储器；存储器用于存储计算机程序，处理器用于执行存储器存储的计算机程序，以使终端执行时可实现实施例一用于验证平台的扩频时钟恢复方法中的所有步骤。
87.用于验证平台的扩频时钟恢复方法的具体步骤以及应用本发明实施例提供的终端获取的有益效果均与实施例一相同，在此不在对其进行赘述。
88.需要说明的是，存储器可能包含随机存取存储器(random access memory，简称ram)，也可能还包括非易失性存储器(non
‑
volatile memory)，例如至少一个磁盘存储器。同理处理器也可以是通用处理器，包括中央处理器(central processing unit，简称cpu)、网络处理器(network processor，简称np)等；还可以是数字信号处理器(digital signal processing，简称dsp)、专用集成电路(application specific integrated circuit，简称asic)、现场可编程门阵列(field programmable gate array，简称fpga)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
89.虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。