一种低钳位电压正负浪涌防护二极管的制作方法

1.本实用新型属于半导体器件技术领域，涉及一种低钳位电压正负浪涌防护二极管。


背景技术：

2.随着主控ic芯片特征尺寸的进一步降低，ic芯片的耐压也随之降低，特别是对于便携式消费类电子的充电口，由于充电过程中频繁的热插拔等带电操作，使得便携式电子产品要承受更多浪涌电流冲击的风险，因此需要瞬态电压抑制器(tvs)满足大通流以及低钳位电压的要求。
3.现有的tvs主要分为几类，第一类为低钳位电压tvs，典型结构为scr结构，这种结构的特点是强回滞现象，器件导通之后电压回拉到一个很低的水平，负阻效应明显，因此钳位电压很低，一般用于信号接口；第二类为大通流tvs，典型结构为npn结构，该结构也具有负阻效应，但是相比于scr结构，npn结构回拉之后的电压只比击穿电压低2～3v，可以应用于电源接口；这两类tvs虽然有各自的优势，但是在负向浪涌测试时，都存在钳位电压太高的情况。尤其是对于pogopin插座浪涌倒灌测试时，要求试验之后的钳位电压低于8v，现有产品无法满足。


技术实现要素：

4.本实用新型解决的技术问题在于提供一种低钳位电压正负浪涌防护二极管，利用肖特基二极管(sbd)正向压降低的特性，将肖特基二极管与瞬态电压抑制器集成在一起，解决了负向浪涌测试时钳位电压太高的问题。
5.本实用新型是通过以下技术方案来实现：
6.一种低钳位电压正负浪涌防护二极管，包括背面设有背面电极的衬底；衬底的正面设有沿水平方向排布的nwell区和pwell区；nwell区和pwell区之间、nwell区的外端以及pwell区的外端均设有深槽隔离；
7.nwell区的表面以p型离子注入形成p型掺杂层；nwell区的上方设有合金势垒层；在pwell区中通过n型离子注入形成n型掺杂层；
8.每个深槽隔离的上方均设有氧化硅层，氧化硅层的上方设有正面金属电极；
9.nwell区上开设有引线孔以及与合金势垒层相对应的合金势垒区；pwell区上开设有金属接触孔。
10.进一步，所述的衬底是电阻率为0.002～0.004ω
·
m的n型衬底，衬底背面直接做金属化处理形成背面电极。
11.进一步，所述的nwell区和pwell区的厚度相等且nwell区和pwell区的高度齐平；深槽隔离的槽深大于nwell区的厚度。
12.进一步，所述的p型掺杂层的掺杂元素为b，注入剂量为1e11，注入能量为25kev。
13.进一步，所述的n型掺杂层的掺杂元素为p，注入剂量为5e15，注入能量为120kev。
14.进一步，所述的氧化硅层为热氧化生成sio2层。
15.与现有技术相比，本实用新型具有以下有益的技术效果：
16.本实用新型公开了一种低钳位电压正负浪涌防护二极管，包括设置在n型衬底上的nwell区和pwell区，nwell区和pwell区之间、nwell区的外端以及pwell区的外端均设有深槽隔离；nwell区为sbd的n
‑
外延层，pwell区为npn的tvs基区；本实用新型利用肖特基二极管(sbd)正向压降低的特性，将sbd与tvs(瞬态电压抑制器)集成与同一个衬底上，性能相同的情况下，芯片尺寸可以降低，满足小型化封装的要求；同时，该器件保留了sbd正向压降低的优点，使得该器件在负浪涌下的钳位电压大大降低；该器件中的tvs为npn结构，具有良好得到负阻效应，回滞效果明显，在遇到正向浪涌时，也能获得较低的钳位电压；该器件sbd反向击穿电压要大于tvs击穿电压，保证正向浪涌到来时，tvs管先开启，解决负向浪涌测试时钳位电压太高的问题。
附图说明
17.图1为本实用新型的低钳位电压正负浪涌防护二极管的结构示意图；
18.图2为本实用新型的原理图；
19.其中，101为衬底，102为nwell区，103为pwell区，104为深槽隔离，105为合金势垒层，106为背面电极，107为n型掺杂层，108为氧化硅层，109为正面金属电极。
具体实施方式
20.下面结合附图对本实用新型做进一步详细描述，所述是对本实用新型的解释而不是限定。
21.参见图1和图2，一种低钳位电压正负浪涌防护二极管，包括背面设有背面电极106的衬底101；衬底101的正面设有沿水平方向排布的nwell区102和pwell区103；nwell区102和pwell区103之间、nwell区102的外端以及pwell区103的外端均设有深槽隔离104；
22.nwell区102的表面以p型离子注入形成p型掺杂层；nwell区102的上方设有合金势垒层105；在pwell区3中通过n型离子注入形成n型掺杂层107；
23.每个深槽隔离104的上方均设有氧化硅层108，氧化硅层108的上方设有正面金属电极109；
24.nwell区102上开设有引线孔以及与合金势垒层105相对应的合金势垒区；pwell区103上开设有金属接触孔。
25.进一步，所述的衬底101是电阻率为0.002～0.004ω
·
m的n型衬底，衬底背面直接做金属化处理形成背面电极106。
26.参见图1，图1为低钳位电压正负浪涌防护二极管的结构示意图；低钳位电压负浪涌防护二极管包括衬底101，衬底101上方为pwell区103与nwell区102的双阱，pwell区103中形成n型重掺杂(n )，nwell区102中通过金属合金形成合金势垒层105(schottkybarrier)。
27.具体的，可以通过光刻与离子注入以及退火在衬底101上形成pwell区103与nwell区102，pwell区103作为npn结构tvs的基区，nwell区102作为肖特基结构的n
‑
外延层。本实用新型通过干法刻蚀形成深槽隔离4(dti)，dti的深度大于nwell区102和pwell区103双阱
的深度。
28.具体的，还可通过在衬底101上选择性外延生长(selective epitaxy growth)，形成p型外延区与n型外延区，p型外延区作为npn结构tvs的基区，n型外延区作为肖特基结构的n
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外延层；p型外延区电阻率0.02～0.15ω
·
m，厚度10～15um；n型外延区电阻率0.015～0.15ω
·
m，厚度10～15um；p型外延区与n型外延区厚度相同。
29.参见图1，本实用新型通过将瞬态电压抑制器(tvs)与肖特基二极管(sbd)集成在衬底101上，解决负向浪涌测试时钳位电压太高的问题。nwell区102表面选择性注入p型轻掺杂(p
‑
)，掺杂元素为b，注入剂量1e11，注入能量25kev，以提高肖特基击穿电压，降低漏电流。pwell区103中通过离子注入形成n型重掺杂(n )，掺杂元素为p，注入剂量5e15，注入能量120kev，通过快速热处理激活杂质，温度1150℃，时间15s。
30.进一步，所述的nwell区102和pwell区103的厚度相等且nwell区102和pwell区103的高度齐平；深槽隔离104的槽深大于nwell区102的厚度。
31.进一步，所述的p型掺杂层的掺杂元素为b，注入剂量为1e11，注入能量为25kev。
32.进一步，所述的n型掺杂层107的掺杂元素为p，注入剂量为5e15，注入能量为120kev。
33.进一步，所述的氧化硅层为热氧化生成sio2层。
34.参见图2，为本实用新型的原理图；本实用新型将tvs与sbd集成与同一个衬底上，性能相同的情况下，芯片尺寸可以降低，满足小型化封装的要求；双阱工艺的n阱，即nwell区102作为肖特基二极管的n
‑
外延层，双阱中的p阱，即pwell区103作为npn双向tvs的基区；本实用新型通过深槽隔离104代替传统肖特基工艺中的p 隔离，可以提高器件有效面积，增大可吸收的峰值浪涌电流(ipp)；通过控制pwell区103以及深槽隔离104的深度，可以获得不同的击穿电压。
35.具体的，nwell区102上的引线孔是通过光刻nwell区102形成，合金势垒通过蒸发cr、合金形成。所述的金属接触孔通过在pwell区102去掉cr、光刻刻蚀形成。
36.本实用新型通过光刻nwell区102，形成引线孔，蒸发cr，通过合金形成合金势垒；扒掉cr，在pwell区103通过光刻刻蚀出npn结构tvs的金属接触孔；然后蒸发铝，反刻铝，形成正面金属电极109，即低钳位电压负浪涌二极管的阳极，；背面减薄清洗金属化(tiniag)形成背面电极106，即低钳位电压负浪涌二极管的阴极。
37.由以上技术方案，本实用新型提供了一种低钳位电压正负浪涌防护二极管，包括设置在衬底101上的nwell区102和pwell区103，nwell区102和pwell区103之间、nwell区102的外端以及pwell区103的外端均设有深槽隔离104；nwell区102为sbd的n
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外延层，pwell区103为npn的tvs基区；本实用新型将tvs与sbd集成与同一个衬底上，性能相同的情况下，芯片尺寸可以降低，满足小型化封装的要求；同时，该器件保留了sbd正向压降低的优点，使得该器件在负浪涌下的钳位电压大大降低；该器件中的tvs为npn结构，具有良好得到负阻效应，回滞效果明显，在遇到正向浪涌时，也能获得较低的钳位电压；该器件sbd反向击穿电压要大于tvs击穿电压，保证正向浪涌到来时，tvs管先开启，解决负向浪涌测试时钳位电压太高的问题。
38.以上给出的实施例是实现本实用新型较优的例子，本实用新型不限于上述实施例。本领域的技术人员根据本实用新型技术方案的技术特征所做出的任何非本质的添加、
替换，均属于本实用新型的保护范围。