具有对可编程逻辑模块自动检纠错功能的FPGA的制作方法

技术特征：
1.一种具有对可编程逻辑模块自动检纠错功能的fpga，其特征在于，所述fpga包括可编程逻辑模块以及校验纠错器，所述可编程逻辑模块内部包括若干个可编程逻辑寄存器，每个所述可编程逻辑寄存器根据时钟信号刷新写入获取到的输入数据；所述校验纠错器包括校验码生成电路、m个校验码寄存器、校验电路、解码电路以及触发电路：所述校验码生成电路的n个输入端分别连接对应的n个可编程逻辑寄存器的输入端获取n个输入数据，所述校验码生成电路的m个输出端分别连接所述m个校验码寄存器，所述校验码生成电路对n个输入数据进行ecc编码生成m个校验码，每个所述校验码寄存器根据所述校验纠错器对应的可编程逻辑寄存器的时钟信号刷新写入对应的校验码；所述n个可编程逻辑寄存器以及所述m个校验码寄存器的输出端均连接到所述校验电路的输入端，所述校验电路的输出端连接所述解码电路的输入端提供校验信号，所述校验信号用于指示n m个寄存器中存在数据错误的故障寄存器；所述触发电路连接所述解码电路的使能端，所述解码电路根据所述触发电路的触发使能脉冲生成所述校验信号对应的具有预定脉冲宽度的n m个翻转信号，并分别输出给所述n个可编程逻辑寄存器以及所述m个校验码寄存器控制其中的故障寄存器直接异步翻转内容以纠正错误。2.根据权利要求1所述的fpga，其特征在于，当所述校验纠错器对应的可编程逻辑寄存器根据时钟信号刷新写入获取到的输入数据时，所述触发电路控制所述解码电路处于无效状态达到预定时长。3.根据权利要求2所述的fpga，其特征在于，所述解码电路处于无效状态的预定时长大于所述校验电路的输入端获取数据至所述解码电路的输出端产生信号之间的延时。4.根据权利要求2所述的fpga，其特征在于，所述无效时长大于所述翻转信号的脉冲宽度。5.根据权利要求1所述的fpga，其特征在于，所述触发电路输出的触发使能脉冲之间至少间隔预定等待时长，所述预定等待时长大于所述校验纠错器根据纠错后的数据更新翻转信号的时长。6.根据权利要求5所述的fpga，其特征在于，所述校验纠错器还包括定时器，通过所述定时器控制所述触发电路输出的触发使能脉冲之间的间隔。7.根据权利要求1所述的fpga，其特征在于，一个校验纠错器对应的n个可编程逻辑寄存器包含在同一个可编程逻辑模块内，或者，包含在至少两个不同的可编程逻辑模块内。8.根据权利要求1所述的fpga，其特征在于，一个校验纠错器对应的n个可编程逻辑寄存器受控于同一个时钟信号；或者，一个校验纠错器对应的n个可编程逻辑寄存器受控于至少两个不同的时钟信号，则所述校验纠错器根据所有的时钟信号进行工作。9.根据权利要求1
‑
8任一所述的fpga，其特征在于，一个校验纠错器对应的n个可编程逻辑寄存器都用于实现用户设计，或者，部分可编程逻辑寄存器用于实现用户设计，则未用于实现用户设计的可编程逻辑寄存器的输入数据恒
为无效电平。10.根据权利要求1
‑
8所述的fpga，其特征在于，用于实现用户设计的可编程逻辑寄存器的输入数据来自于所属的可编程逻辑模块的内部和/或外部，来自于可编程逻辑模块的内部的输入数据产生于查找表、进位链、数据选择器和触发器中的至少一种。11.根据权利要求1
‑
8任一所述的fpga，其特征在于，所述校验码生成电路采用的ecc编码为汉明码，且m和n的取值符合相应位数汉明码的编码规则。12.根据权利要求1
‑
8任一所述的fpga，其特征在于，在所述fpga上电过程未完成、或者码流配置未完成、或者初始化未完成而使得所述fpga未进入正常工作模式时，所述校验纠错器处于无效状态；当所述fpga进入正常工作模式后，所述校验纠错器进行校验纠错。

技术总结
本发明公开了一种具有对可编程逻辑模块自动检纠错功能的FPGA，涉及FPGA技术领域，该FPGA中包括校验纠错器，检验纠错器中的校验码生成电路根据对应的可编程逻辑寄存器的输入数据进行ECC编码生成校验码按照时钟信号刷新写入校验码寄存器，由校验电路对可编程逻辑寄存器和校验码寄存器的输出进行校验生成校验信号实现检验，解码电路根据触发电路的触发使能脉冲生成校验信号对应的翻转信号控制故障寄存器直接异步翻转内容实现纠错，校验纠错器可以在该FPGA正常运行过程对可编程逻辑寄存器实时检验纠错，可靠性更高，而且这种做法相比于三模冗余方法来说大大减少了电路面积，有利于提高电路集成度。利于提高电路集成度。利于提高电路集成度。


技术研发人员：单悦尔 徐彦峰 范继聪 井站
受保护的技术使用者：无锡中微亿芯有限公司
技术研发日：2021.08.19
技术公布日：2021/11/5