射频器件及其形成方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种射频器件及其形成方法。


背景技术：

2.在射频器件中，通常采用绝缘体上硅(soi)衬底作支撑。所述绝缘体上硅衬底包括自下而上依次层叠的下层衬底、绝缘层和上层衬底。在射频器件的制作过程中，需要在射频器件的下层衬底及上层衬底上形成导电插塞，以使下层衬底或者上层衬底通过所述导电插塞与互连金属层形成电性连接，但由于所述下层衬底的顶面高度与所述上层衬底的顶面高度不同，因此，需要使形成于所述下层衬底上的导电插塞与形成于所述上层衬底上的导电插塞的尺寸不同(例如两个导电插塞在厚度方向上的尺寸不同)，由此才能实现导电插塞与所述下层衬底或上层衬底之间的电性连接。由于，形成于所述上层衬底上的导电插塞与形成于所述下层衬底上的导电插塞的尺寸不同，因此在形成所述导电插塞时，其工艺较为复杂且不易控制。


技术实现要素：

3.本发明的目的在于提供一种射频器件及其形成方法，以解决因上层衬底的顶面和下层衬底的顶面高度不同，而造成的导电插塞的形成工艺复杂且不易控制的问题。
4.为解决上述技术问题，本发明提供一种射频器件，包括：
5.半导体衬底，包括自下而上依次层叠的下层衬底、绝缘层和上层衬底；
6.浅沟槽隔离结构，依次贯穿所述上层衬底和所述绝缘层，且所述浅沟槽隔离结构的顶面与所述上层衬底的顶面平齐；
7.接触结构，贯穿所述浅沟槽隔离结构并与所述下层衬底电性连接，且所述接触结构的顶面与所述上层衬底的顶面平齐；
8.第一导电插塞，形成于所述接触结构上并与所述接触结构电性连接；以及，
9.第二导电插塞，形成于所述上层衬底上并与所述上层衬底电性连接，且所述第二导电插塞的尺寸与所述第一导电插塞的尺寸相同。
10.可选的，在所述的射频器件中，所述射频器件还包括：
11.金属硅化物层，形成于所述接触结构的顶面和所述上层衬底的顶面；
12.阻挡层，覆盖所述金属硅化物层；以及，
13.层间介质层，覆盖所述阻挡层，所述第一导电插塞和所述第二导电插塞依次贯穿所述层间介质层和所述阻挡层。
14.可选的，在所述的射频器件中，所述绝缘层的材质为氧化硅，所述上层衬底和所述下层衬底的材质为硅。
15.基于同一发明构思，本发明还提供一种射频器件的形成方法，包括：
16.提供一半导体衬底，所述半导体衬底包括自下而上依次层叠的下层衬底、绝缘层和上层衬底；
17.形成浅沟槽隔离结构，所述浅沟槽隔离结构依次贯穿所述上层衬底和所述绝缘层，并且所述浅沟槽隔离结构的顶面与所述上层衬底的顶面平齐；
18.形成接触结构，所述接触结构贯穿所述浅沟槽隔离结构并与所述下层衬底电性连接，且所述接触结构的顶面与所述上层衬底的顶面平齐；
19.在所述接触结构上形成与所述接触结构电性连接的第一导电插塞，并在所述上层衬底上形成与所述上层衬底电性连接的第二导电插塞，所述第二导电插塞的尺寸与所述第一导电插塞的尺寸相同。
20.可选的，在所述的射频器件的形成方法中，所述接触结构的形成方法包括：
21.在所述上层衬底上形成图形化的光刻胶层，所述图形化的光刻胶层中具有对准所述浅沟槽隔离结构的第一开口，所述第一开口的宽度小于所述浅沟槽隔离结构的宽度；
22.以所述图形化的光刻胶层为掩膜，刻蚀所述浅沟槽隔离结构以形成第二开口，所述第二开口暴露出部分所述下层衬底；
23.形成所述接触结构，所述接触结构填充所述第二开口以与所述下层衬底电性连接。
24.可选的，在所述的射频器件的形成方法中，所述接触结构的材质为掺杂多晶硅。
25.可选的，在所述的射频器件的形成方法中，所述第一导电插塞和所述第二导电插塞的形成方法包括：
26.在所述接触结构的顶面及所述上层衬底的顶面形成金属硅化物层；
27.在所述金属硅化物层上依次形成阻挡层和层间介质层，所述阻挡层覆盖所述金属硅化物层；
28.依次刻蚀所述层间介质层和所述阻挡层，以形成依次贯穿所述层间介质层和所述阻挡层并对准所述接触结构的第一接触孔，以及形成依次贯穿所述层间介质层和所述阻挡层并对准所述上层衬底的第二接触孔；
29.在所述第一接触孔中填充导电层，以形成所述第一导电插塞，并在所述第二接触孔中填充所述导电层，以形成所述第二导电插塞。
30.可选的，在所述的射频器件的形成方法中，所述阻挡层的材质为氮化硅和/或氮氧化硅；所述层间介质层的材质为氧化硅。
31.可选的，在所述的射频器件的形成方法中，所述导电层的材质为铜、锰、钛、锆、钽、钨、钯、铂、钴、镍和钇中的至少一种。
32.可选的，在所述的射频器件的形成方法中，所述绝缘层的材质为氧化硅，所述上层衬底和所述下层衬底的材质为硅。
33.在本发明提供的射频器件及其形成方法中，在所述射频器件中，所述射频器件包括接触结构、第一导电插塞和第二导电插塞，所述接触结构与所述下层衬底电性连接，使得所述第一导电插塞可通过所述接触结构与所述下层衬底电性连接，并且所述接触结构的顶面与所述上层衬底的顶面平齐，可使得位于所述接触结构的第一导电插塞的尺寸与位于所述上层衬底上的第二导电插塞的尺寸相同，即，无需使所述第一导电插塞的尺寸与所述第二导电插塞的尺寸不同，便可实现所述第一导电插塞与所述下层衬底的电性连接，以及实现所述第二导电插塞与所述上层衬底的电性连接，从而简化导电插塞的形成工艺，易于控制导电插塞的形成工艺。
附图说明
34.图1是本发明提供的射频器件的剖面示意图；
35.图2是本发明提供的射频器件的形成方法的流程示意图；
36.图3～图14是本发明提供的射频器件的形成方法中形成的结构剖面示意图；
37.其中，附图标记说明如下：
38.100
‑
下层衬底；110
‑
绝缘层；120
‑
上层衬底；130
‑
掩膜层；140a
‑
浅沟槽；140
‑
浅沟槽隔离结构；150
‑
图形化的光刻胶层；151
‑
第一开口；152
‑
第二开口；160a
‑
多晶硅材料层；160
‑
接触结构；170
‑
金属硅化物层；180
‑
阻挡层；190
‑
层间介质层；190a
‑
第一接触孔；190b
‑
第二接触孔；191
‑
第一导电插塞；192
‑
第二导电插塞。
具体实施方式
39.以下结合附图和具体实施例对本发明提出的射频器件及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
40.图1是本发明实施例提供的射频器件的剖面示意图。如图1所示，本发明提供一种射频器件，包括：
41.半导体衬底，包括自下而上依次层叠的下层衬底100、绝缘层110和上层衬底120；浅沟槽隔离结构140，依次贯穿所述上层衬底120和所述绝缘层110，并且所述浅沟槽隔离结构140的顶面与所述上层衬底120的顶面平齐；接触结构160，贯穿所述浅沟槽隔离结构140并与所述下层衬底100电性连接，且所述接触结构160的顶面与所述上层衬底120的顶面平齐；第一导电插塞191，形成于所述接触结构160上并与所述接触结构160电性连接；以及，第二导电插塞192，形成于所述上层衬底120上并与所述上层衬底120电性连接，且所述第二导电插塞192与所述第一导电插塞191的尺寸相同。
42.其中，所述下层衬底100和所述上层衬底120的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘层110可以为氧化硅或氮氧硅等绝缘材料。所述下层衬底100、绝缘层110和上层衬底120构成soi衬底。
43.所述浅沟槽隔离结构140依次贯穿所述上层衬底120和所述绝缘层110，所述浅沟槽隔离结构140的底面与所述下层衬底100接触，所述浅沟槽隔离结构140的顶面可与所述上层衬底120的顶面平齐，以在所述下层衬底100中定义出有源区，有源区可形成有多种射频器件(未图示)，如pn结二极管、双极晶体管(bjt)、肖特基二极管或者场效应晶体管等。相邻两个有源区被浅沟槽隔离结构140隔离。其中，所述浅沟槽隔离结构140的材质可以为氧化硅。
44.所述接触结构160形成于所述下层衬底100上，并贯穿所述浅沟槽隔离结构140以与所述下层衬底100电性连接，通过所述接触结构160可实现所述下层衬底100与外部电路的电性连接。较佳的，所述接触结构160的顶面与所述上层衬底120的顶面平齐，以为后续的所形成的膜层提供较好的工艺表面，并可简化第一导电插塞191和第二导电插塞192的形成工艺。
45.本实施例中，所述射频器件还还包括形成于所述接触结构160的顶面和所述上层衬底120的顶面的金属硅化物层170，即，所述金属硅化物层170形成于所述接触结构160与
所述第一导电插塞191之间，还形成于所述上层衬底120与所述第二导电插塞192之间。所述金属硅化物层170可增加所述接触结构160与所述第一导电插塞191的电性连接性能，以及增加所述上层衬底120与所述第二导电插塞192之间的电性连接性能，使其具有较好的接触性。其中，所述金属硅化物层170中的金属可以包括钨、铁、镍、钴、铂和钛中的至少一种。
46.此外，所述射频器件还包括阻挡层180，所述阻挡层180覆盖所述金属硅化物层170，可阻挡所述金属硅化物层170中的金属原子扩散。其中，所述阻挡层180的材质可以为氮化硅或者氮氧化硅，其厚度例如可以为300埃～500埃。
47.所述射频器件还包括层间介质层190，所述层间介质层190覆盖所述阻挡层180。所述第一导电插塞191和所述第二导电插塞192均形成于所述层间介质层190中。所述层间介质层190的材质可以为氧化硅，其厚度例如可以为5000埃～6000埃。
48.所述第一导电插塞191依次贯穿所述层间介质层190和所述阻挡层180，以实现与所述接触结构160的电性连接。所述第二导电插塞192依次贯穿所述层间介质层190和所述阻挡层180，以实现与所述上层衬底120或所述上层衬底120上的器件之间的电性连接。由于，所述接触结构160与所述下层衬底100电性连接，使得所述第一导电插塞191可通过所述接触结构160与所述下层衬底100电性连接，并且所述接触结构160的顶面与所述上层衬底120的顶面平齐，可使得位于所述接触结构160上的第一导电插塞191的尺寸与位于所述上层衬底120上的第二导电插塞192的尺寸相同，即，无需使所述第一导电插塞191的尺寸与所述第二导电插塞192的尺寸不同，便可实现所述第一导电插塞191与所述下层衬底100的电性连接，以及实现所述第二导电插塞192与所述上层衬底120的电性连接，从而简化导电插塞的形成工艺，易于控制导电插塞的形成工艺。
49.基于同一发明构思，本发明还提供一种射频器件的形成方法。图2是本发明提供的射频器件的形成方法的流程图。如图2所示，所述射频器件的形成方法包括：
50.步骤s1：提供一半导体衬底，所述半导体衬底包括自下而上依次层叠的下层衬底、绝缘层和上层衬底；
51.步骤s2：形成浅沟槽隔离结构，所述浅沟槽隔离结构依次贯穿所述上层衬底和所述绝缘层，并且所述浅沟槽隔离结构的顶面与所述上层衬底的顶面平齐；
52.步骤s3：形成接触结构，所述接触结构贯穿所述浅沟槽隔离结构并与所述下层衬底电性连接，且所述接触结构的顶面与所述上层衬底的顶面平齐；
53.步骤s4：在所述接触结构上形成与所述接触结构电性连接的第一导电插塞，并在所述上层衬底上形成与所述上层衬底电性连接的第二导电插塞，所述第二导电插塞的尺寸与所述第一导电插塞的尺寸相同。
54.图3～14是本发明提供的射频器件的形成方法中形成的结构剖面示意图。下文将结合图3～14详细地介绍本实施例所提供的射频器件的形成方法。
55.在步骤s1中，参考图3，提供一半导体衬底，所述半导体衬底包括自下而上依次形成的下层衬底100、绝缘层110和上层衬底120。所述下层衬底100和所述上层衬底120的材质可以为本领域技术人员熟知的任意合适的底材；所述绝缘层110可以为氧化硅或氮氧硅等绝缘材料。所述下层衬底100、所述绝缘层110和所述上层衬底120构成soi衬底(绝缘体上硅衬底)。
56.在步骤s2中，参考图4～6，形成浅沟槽隔离结构140，所述浅沟槽隔离结构140依次
贯穿所述上层衬底120和所述绝缘层110，并且所述浅沟槽隔离结构140的顶面与所述上层衬底120的顶面平齐。具体的，所述浅沟槽隔离结构140的形成步骤包括：首先，如图3所示，在所述上层衬底120上依次形成掩膜层130和图形化的光刻胶层150(未图示)，所述图形化的光刻胶层150暴露出部分所述掩膜层130；然后，以所述图形化的光刻胶层150为掩膜刻蚀所述掩膜层130，以形成图形化的掩膜层130，所述图形化的掩膜层130暴露出部分所述下层衬底100；接着，如图4所示，以所述图形化的光刻胶层150和所述图形化的掩膜层130为掩膜，利用干法刻蚀工艺和/或湿法刻蚀工艺，依次刻蚀暴露出的所述下层衬底100和所述绝缘层110以形成浅沟槽140a，所述浅沟槽140a依次贯穿所述上层衬底120和所述绝缘层110；接着，如图5所示，利用化学气相沉积工艺(cvd)，在所述浅沟槽内填满隔离材料，以形成浅沟槽隔离结构140；接着，如图6所示，依次去除所述图形化的光刻胶层150和所述掩膜层130，从而暴露出所述上层衬底120，并去除部分厚度的浅沟槽隔离结构140，以使得所述浅沟槽隔离结构140的顶面与所述上层衬底120的顶面平齐。
57.在步骤s3中，如图7～11所示，形成接触结构160，所述接触结构160贯穿所述浅沟槽隔离结构140并与所述下层衬底100电性连接，且所述接触结构160的顶面与所述上层衬底120的顶面平齐。所述接触结构160可以实现所述下层衬底100与后续形成的第一导电插塞191之间的电性连接。
58.具体的，所述接触结构160的形成方法包括：首先，如图7所示，在所述上层衬底120上形成图形化的光刻胶层150，所述图形化的光刻胶层150中具有对准所述浅沟槽隔离结构140的第一开口151，所述第一开口151的宽度小于所述浅沟槽隔离结构140的宽度。然后，如图8所示，以所述图形化的光刻胶层150为掩膜，刻蚀所述浅沟槽隔离结构140以形成第二开口152，所述第二开口152暴露出部分所述下层衬底。其中，可以利用干法刻蚀工艺刻蚀所述浅沟槽隔离结构140，刻蚀气体可以为氯气、碳气、氢气和含氟气体中的至少一种，刻蚀时间可以为80s～160s。此外，由于所述图形化的光刻胶层150中的第一开口151的宽度小于所述浅沟槽隔离结构140的宽度，在刻蚀所述浅沟槽隔离结构140以后，所述第二开口152的侧壁上可以保留有部分所述浅沟槽隔离结构140，保留的浅沟槽隔离结构140可隔离所述上层衬底120与后续形成的接触结构160。接着，如图9所示，去除所述图形化的光刻胶层150，暴露出所述上层衬底120。接着，如图11所示，形成所述接触结构160，所述接触结构160填充所述第二开口152以与所述下层衬底电性连接。
59.其中，所述接触结构160的材质可以为掺杂的多晶硅，例如掺杂磷的多晶硅或者掺杂砷的多晶硅。所述接触结构160的形成步骤包括：首先，如图10所示，形成多晶硅材料层160a，所述多晶硅材料层160a填满所述第二开口152，并延伸覆盖所述上层衬底120。所述多晶硅材料层160a可通过化学气相沉积工艺(cvd)、低压化学气相沉积工艺(lpcvd)或者等离子体化学气相沉积工艺(pcvd)形成。然后，如图11所示，对所述多晶硅材料层160a执行平坦化工艺，以使所述多晶硅材料层160a的顶面与所述上层衬底120的顶面平齐，所述平坦化工艺可以为化学机械研磨工艺。接着，对执行平坦化工艺后的多晶硅材料层160a进行磷离子或者砷离子掺杂，从而利用掺杂的所述多晶硅材料层160a构成所述接触结构160。
60.在步骤s4中，继续参考图1，在所述接触结构160上形成与所述接触结构160电性连接的第一导电插塞191，并在所述上层衬底120上形成与所述上层衬底120电性连接的第二导电插塞192，所述第二导电插塞192的尺寸与所述第一导电插塞191的尺寸相同，即，所述
第二导电插塞192的高度尺寸与所述第一导电插塞191的高度尺寸相同，且所述第二导电插塞192的宽度尺寸与所述第一导电插塞191的宽度尺寸相同。
61.具体的，所述第一导电插塞191和所述第二导电插塞192的形成方法包括：如图12所示，首先，在所述接触结构160的顶面及所述上层衬底120的顶面形成金属硅化物层170。所述金属硅化物层170的具体形成步骤包括：利用溅射或者物理气相沉积工艺在所述接触结构160的顶面及所述上层衬底120的顶面形成金属层。所述金属层的材质可以包括钨、铁、镍、钴、铂和钛中的至少一种。然后，对所述金属层进行退火工艺，所述退火工艺的温度例如可以为800℃～1000℃，以使所述金属层中的金属与所述接触结构160和所述下层衬底100中的硅反应，从而形成所述金属硅化物层170。所述金属硅化物层170可以增加所述上层衬底120与所述第二导电插塞192之间的电性连接性能，使其具有较好的接触性。
62.在形成所述金属硅化物层170之后，如图13所示，在所述金属硅化物层170上依次形成阻挡层180和层间介质层190。其中，所述阻挡层180覆盖所述金属硅化物层170，以阻挡所述金属硅化物层170中的金属原子扩散。所述阻挡层180的材质例如可以为氮化硅或者氮氧化硅。所述阻挡层180可采用化学气相沉积工艺形成。
63.所述层间介质层190覆盖所述阻挡层180，所述层间介质层190可作为后续隔离第一导电插塞191和第二导电插塞192的层间介质层190。所述层间介质层190采用的材料例如为氧化硅，其可以通过化学气相沉积工艺形成。
64.在形成所述层间介质层190之后，如图14所示，利用干法刻蚀工艺依次刻蚀所述层间介质层190和所述阻挡层180，以形成依次贯穿所述层间介质层190和所述阻挡层180并对准所述接触结构160的第一接触孔190a，并形成依次贯穿所述层间介质层190和所述阻挡层180并对准所述上层衬底120的第二接触孔190b。所述第二接触孔190b可定义第二导电插塞192的位置，所述第一接触孔190a可定义第一导电插塞191的位置。进一步的，所述第一接触孔190a和所述第二接触孔190b的数量均为至少一个，所述第二接触孔190b的数量可以为至少一个，所述第一接触孔190a的数量可根据所需形成的第一导电插塞191的数量来定义，所述第二接触孔190b的数量可根据所需形成的第二导电插塞192的数量来定义。
65.由于所述接触结构160的存在，且所述接触结构160的顶面与所述上层衬底120的顶面平齐，因此所述第一接触孔190a的尺寸可与所述第二接触孔190b的尺寸相同，例如所述第一接触孔190a的深度与所述第二接触孔190b的深度可以相同，所述第一接触孔190a的宽度与所述第二接触孔190b的宽度也可以相同。相比现有技术，可以简化工艺，工艺易于控制。其中，在刻蚀依次刻蚀所述层间介质层190和所述阻挡层180时，可采用各向异性刻蚀，所述各向异性刻蚀采用的刻蚀气体可以为氯气、碳气、氢气和含氟气体中的至少一种。
66.接着，继续参考图1，在所述第一接触孔190a中填充导电层，以形成所述第一导电插塞191，所述第一导电插塞191与所述接触结构160电性连接，以通过所述接触结构160与所述下层衬底100电性连接，从而可使得所述下层衬底100能够单独引出。进一步的，所述导电层还填充所述第二接触孔190b，以形成所述第二导电插塞192。所述导电层的材质为铜、锰、钛、锆、钽、钨、钯、铂、钴、镍和钇中的至少一种。所述导电层可以利用低压化学气相沉积的方法形成。
67.由于所述接触结构160与所述下层衬底100电性连接，使得所述第一导电插塞191可通过所述接触结构160与所述下层衬底100电性连接，并且所述接触结构160的顶面与所
述上层衬底120的顶面平齐，可使得位于所述接触结构160上的第一导电插塞191的尺寸与位于所述上层衬底120上的第二导电插塞192的尺寸相同。即，无需使所述第一导电插塞191的尺寸与所述第二导电插塞192的尺寸不同，便可实现所述第一导电插塞191与所述下层衬底100的电性连接，以及实现所述第二导电插塞192与所述上层衬底120的电性连接，从而简化导电插塞的形成工艺，易于控制导电插塞的形成工艺。
68.综上可见，在本发明实施例提供的射频器件及其形成方法中，通过在下层衬底上形成接触结构，第一导电插塞可通过所述接触结构与所述下层衬底电性连接，使得所述第一导电插塞的尺寸与第二导电插塞的尺寸可以相同，从而可简化导电插塞的形成工艺，易于控制导电插塞的形成工艺。
69.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。