双端口SRAM的制作方法

双端口sram
技术领域
1.本发明涉及一种半导体集成电路，特别涉及一种双端口静态随机存储器(sram)。


背景技术：

2.sram包括由多个sram单元结构排列而成的阵列结构，双端口sram中，个sram单元结构都具有两个端口结构，各sram单元结构能通过两个端口结构进行读写，通过两个端口的设置能实现对两个不同行进行并行操作。如图1是现有双端口sram的sram单元结构的电路图，图1中的sram单元结构为由8个晶体管组成的8t型结构。双端口sram的sram单元结构包括：数据存储单元主体结构、第一端口(port)结构和第二端口结构，图1中，第一端口也为a端口，第二端口也为b端口。
3.所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点node1和第二存储节点node2。所述第一反相器包括第一上拉管(pull up,pu)pu1和第一下拉管(pull down,pd)pd1。所述第二反相器包括第二上拉管pu2和第二下拉管pd2。
4.所述第一端口结构包括第一选择管(pass gate，pg)pg1和第二选择管pg2，所述第二端口结构包括第三选择管pg3和第四选择管pg4。
5.所述第一选择管pg1的金属栅的金属导电材料层111和所述第二选择管pg2的金属栅的金属导电材料层111都连接到第一字线a_wl。
6.所述第三选择管pg3的金属栅的金属导电材料层111和所述第四选择管pg4的金属栅的金属导电材料层111都连接到第二字线b_wl。
7.所述第一选择管pg1的源区连接到所述第一存储节点node1，所述第一选择管pg1的漏区连接到第一位线a_bl；所述第二选择管pg2的源区连接到所述第二存储节点node2，所述第二选择管pg2的漏区连接到第二位线a_blb，第一位线a_bl和第二位线a_blb组成第一对互补位线。
8.所述第三选择管pg3的源区连接到所述第二存储节点node2，所述第三选择管pg3的漏区连接到第三位线b_bl；所述第四选择管pg4的源区连接到所述第一存储节点node1，所述第四选择管pg4的漏区连接到第四位线b_blb，第三位线b_bl和第四位线b_blb组成第二对互补位线。
9.现有双端口sram的所述sram单元结构的版图结构为：
10.如图2所示，是现有双端口sram的sram单元结构的版图，图2的版图包括了多个工艺层的叠加结构的版图；所述第一上拉管pu1、所述第二上拉管pu2都为pmos管；所述第一下拉管pd1、所述第二下拉管pd2、所述第一选择管pg1、所述第二选择管pg2、所述第三选择管pg3和所述第四选择管pg4都是nmos管。
11.虚线aa和bb之间的中间区域为形成pmos管组成的所述第一上拉管pu1、所述第二上拉管pu2的区域，第一上拉管pu1形成在有源区101c中，第二上拉管pu2形成在有源区101d中，有源区101c和101d都位于n型阱中。
12.第一下拉管pd1形成在虚线aa左侧的区域中，第二下拉管pd2形成在虚线bb右侧的区域中。
13.所述第一端口结构的第一选择管pg1和第二选择管pg2也都形成在虚线aa左侧的区域中，所述第二端口结构的第三选择管pg3和第四选择管pg4也都形成在虚线bb右侧的区域中。
14.由图2所示可知，第一下拉管pd1和用于读取第一下拉管pd1的漏区组成的第一存储节点node1的第一选择管pg1都形成于有源区101b中；而用于读取第二下拉管pd2的漏区组成的第二存储节点node2的第二选择管pg2则单独形成于有源区101a中。虚线bb右侧的区域和虚线aa的左侧区域的版图结构为中心对称结构，即：第二下拉管pd2和第三选择管pg3都形成于有源区101e中，第四选择管pg4单独形成在有源区101f中。有源区101a和101b都形成于虚线aa左侧的p阱中，有源区101e和101f都形成于虚线bb右侧的p阱中。
15.第一下拉管pd1和第一上拉管pu1的金属栅的金属导电材料层111连线形成金属栅条形102a，第一选择管pg1和第二选择管pg2的金属栅的金属导电材料层111连线形成金属栅条形102b。第二下拉管pd2和第二上拉管pu2的金属栅的金属导电材料层111连线形成金属栅条形102d，第三选择管pg3和第四选择管pg4的金属栅的金属导电材料层111连线形成金属栅条形102c。
16.所述第一选择管pg1的源区和所述第一下拉管pd1的漏区组成的所述第一存储节点node1共用。所述第一选择管pg1的漏区通过对应的接触孔103连接到所述第一位线a_bl对应的第一层金属层104。所述第一下拉管pd1的源区通过对应的接触孔103连接到接地线vss对应的第一层金属层104。
17.所述第二选择管pg2的漏区通过对应的接触孔103连接到所述第二位线a_blb对应的第一层金属层104，所述第二选择管pg2的源区通过对应的接触孔103连接对应的金属栅条形102a。金属栅条形102b通过对应的接触孔103连接到所述第一字线a_wl对应的第一层金属层104。
18.第一上拉管pu1的源区通过对应的接触孔103连接到电源电压线vdd对应的第一层金属层104。第一上拉管pu1的漏区和第一下拉管pd1的漏区通过接触孔103和对应的第一层金属层104连接在一起。第一上拉管pu1的漏区还通过对应的接触孔103连接金属栅条形102d。
19.所述第三选择管pg3的源区和所述第二下拉管pd2的漏区组成的所述第二存储节点node2共用。所述第三选择管pg3的漏区通过对应的接触孔103连接到所述第三位线b_bl对应的第一层金属层104。所述第二下拉管pd2的源区通过对应的接触孔103连接到接地线vss对应的第一层金属层104。
20.所述第四选择管pg4的漏区通过对应的接触孔103连接到所述第二位线a_blb对应的第一层金属层104，所述第四选择管pg4的源区通过对应的接触孔103连接对应的金属栅条形102d。金属栅条形102c通过对应的接触孔103连接到所述第二字线b_wl对应的第一层金属层104。
21.第二上拉管pu2的源区通过对应的接触孔103连接到电源电压线vdd对应的第一层金属层104。第二上拉管pu2的漏区和第二下拉管pd2的漏区通过接触孔103和对应的第一层金属层104连接在一起。第二上拉管pu2的漏区还通过对应的接触孔103连接金属栅条形
102a。
22.图2所示的版图布局结构会使得同一个端口的晶体管在做读取时的路径是不一致的,例如：a port的pg1与pg2对应的读取路径不一致,b port的pg3与pg4对应的读取路径不一致.为何会不一致,一般来说八个晶体管组成双端口sram的端口是一致的,所以组件pg1,pg2,pg3,pg4的尺寸例如宽度(width)和长度(length)都是一样的,但是由于版图布局的关系造成不一致,导致读取时的路径不同。
23.如图3a所示，是图2所示的现有双端口sram的sram单元结构的版图中的第一电流路径和第三电流路径的示意图；第一电流路径对应于电流iread1的路径，第三电流路径对应于电流iread3的路径。
24.如图3b所示，是图2所示的现有双端口sram的sram单元结构的的版图中的第二电流路径和第四电流路径的示意图；第二电流路径对应于电流iread2的路径，第四电流路径对应于电流iread4的路径。可以看出，第二电流路径会通过金属栅条形102a以及第二存储节点node2顶部连接的第一层金属层104；第四电流路径会通过金属栅条形102d以及第一存储节点node1顶部连接的第一层金属层104
25.如图4a所示，是图2所示的现有双端口sram的sram单元结构对应的第一电流路径和第三电流路径的电路图；可以看出，电流iread1直接通过第一选择管pg1和第一下拉管pd1，电流iread3直接通过第三选择管pg3和第二下拉管pd2。
26.如图4b所示，是图2所示的现有双端口sram的sram单元结构对应的第二电流路径和第四电流路径的电路图；可以看出，电流iread2会通过第二选择管pg2以及由金属栅条形102a以及第二存储节点node2顶部连接的第一层金属层104组成的寄生结构201和第二下拉管pd2，电流iread4直接通过第四选择管pg4以及由金属栅条形102d以及第一存储节点node1顶部连接的第一层金属层104组成的寄生结构201和第一下拉管pd1。
27.可以看出，电流iread1至iread4的路径并不是对称结构，会使得电流iread2和iread4会小于电流iread1和iread3，对应的读取速度也会变慢。
28.图2所示的现有双端口sram的sram单元结构的版图除了具有电流路径不对称的缺陷外，还具有如下缺陷：
29.如图5a所示，是图2的基础上去除了第一层金属层的工艺层并叠加了p型金属功函数层(pwf)的版图；图5b是图5a中虚线框203处的放大图；图5c是沿图5b中线cc处的剖面结构图；由图5a所示可知，第一下拉管pd1和第一上拉管pu1的金属栅的金属导电材料层111是共用金属栅条形102a，第一下拉管pd1和第一上拉管pu1的金属栅的形成工艺中会同时形成金属栅的金属导电材料层111。如图5c所示，除了金属栅的金属导电材料层111，所述第一下拉管pd1和第一上拉管pu1的金属栅还包括：
30.所述pmos如所述第一上拉管pu1的金属栅(mg)包括依次叠加的p型金属功函数层105、n型金属功函数层(nwf)109和金属导电材料层111。
31.所述nmos如所述第一下拉管pd1的金属栅包括依次叠加的n型金属功函数层109和金属导电材料层111。
32.所述pmos和所述nmos的金属栅的底部都形成有栅介质层107，所述栅介质层107包括高介电常数层，所述高介电常数层的采用包括二氧化铪(hfo2)。
33.在所述栅介质层107的表面还形成有底部阻障层(bbm)108，在所述n型金属功函数
层109的表面还形成有顶部阻障层(tbm)110。
34.所述p型金属功函数层105的材料包括tin。
35.所述n型金属功函数层109的材料包括tial。
36.所述金属导电材料层111的材料包括al。
37.所述底部阻障层108的材料包括tin和tan的叠加层，所述顶部阻障层110的材料包括tin。
38.通常，所述pmos和所述nmos的金属栅会集成在一起制作，在集成制作工艺中，所述p型金属功函数层105形成之后需要采用光罩进行顶部并刻蚀以将位于所述nmos形成区域中的所述p型金属功函数层105去除；但是所述n型金属功函数层109能同时位于所述nmos和所述pmos的形成区域中。
39.由图5b的放大版图可以看出，虚线cc1对应的所述p型金属功函数层105的边界会作为所述p型金属功函数层105和左侧的所述第一下拉管pd1的所述n型金属功函数层109和之间的金属功函数层边界。金属功函数层边界cc1和左侧的有源区101b具有间距d101，金属功函数层边界cc1和右侧的有源区101c具有间距d102。
40.同样，如图5a所示，所述p型金属功函数层105和右侧的所述第二下拉管pd2的所述n型金属功函数层109和之间的金属功函数层边界和两侧的有源区101e和101d之间分别具有间距d103和d104。
41.随着器件的尺寸缩小，间距d101至d104也会缩小。但是如图5c的剖面图所示，所述n型金属功函数层109和所述p型金属功函数层105横向接触时，所述n型金属功函数层109的tial中的al容易横向扩散到所述p型金属功函数层105中，从而会影响所述p型金属功函数层105的功函数。对于pmos管，金属栅所覆盖的有源区用于形成沟道区，沟道区的反型形成导通沟道的阈值电压会通过所述p型金属功函数层105的功函数调节，当间距d101和d102较小时，al的扩散的长度大于间距d102时，al就会进入到pmos的有源区如图5c中的有源区101c顶部的所述p型金属功函数层105，这样就会对pmos的阈值电压产生影响，从而使得pmos的性能产生变异(variation)。


技术实现要素：

42.本发明所要解决的技术问题是提供一种双端口sram，能提高各端口对两个存储节点的读取路径的对称性从而能提高读取电流的对称性，同时还降低pmos的电学性能的变异量，从而提高pmos的电学性能的稳定性。
43.为解决上述技术问题，本发明提供的双端口sram中的sram单元结构包括：数据存储单元主体结构、第一端口结构和第二端口结构。
44.所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点和第二存储节点。
45.所述第一端口结构包括第一选择管和第二选择管，所述第二端口结构包括第三选择管和第四选择管。
46.所述第一反相器包括第一上拉管和第一下拉管。
47.所述第二反相器包括第二上拉管和第二下拉管。
48.所述第一上拉管、所述第二上拉管都为pmos管；所述第一下拉管、所述第二下拉
管、所述第一选择管、所述第二选择管、所述第三选择管和所述第四选择管都是nmos管。
49.所述sram单元结构的单元版图结构由互为中心对称的第一子单元版图结构和第二子单元版图结构组成，第一子单元版图结构由所述第一下拉管、所述第一上拉管、所述第一选择管和所述第四选择管的版图组成，第二子单元版图结构由所述第二下拉管、所述第二上拉管、所述第二选择管和所述第三选择管的版图组成。
50.所述第一子单元版图结构包括：
51.在第一方向上依次排列的第一有源区、第二有源区和第三有源区，所述第二有源区位于所述第一有源区和所述第三有源区之间，所述第一有源区、所述第二有源区和所述第三有源区都沿和所述第一方向垂直的第二方向延伸。
52.所述第一上拉管形成于所述第三有源区中。
53.所述第一下拉管位于所述第一有源区中，所述第一下拉管的漏区形成所述第一存储节点。
54.所述第一上拉管的金属栅的金属导电材料层和所述第一下拉管的金属栅的金属导电材料层连接形成沿第一方向延伸的第一金属栅条形，所述第一上拉管的金属栅的p型金属功函数层和所述第一下拉管的金属栅形成的n型金属功函数层的第一金属功函数层边界位于所述第一有源区和所述第三有源区之间的场氧化层顶部，所述第二有源区位于所述第一有源区和所述第三有源区之间的设置使得所述第一金属功函数层边界和所述第一有源区的第一间距以及所述第一金属功函数层边界和所述第三有源区的第二间距都增加，以增加所述第一上拉管的电学性能的稳定性。
55.所述第一选择管和所述第四选择管中的一个的源区为所述第一存储节点并位于所述第一有源区中，所述第一选择管和所述第四选择管中的另一个的源区位于所述第二有源区中且通过接触孔和第一层金属层和所述第一存储节点相连，使得所述第一存储节点的读取路径都不需要经过和所述第一存储节点相连接的金属栅的金属导电材料层，增加了所述第一存储节点的两个读取路径的对称性。
56.进一步的改进是，所述第二子单元版图结构包括：
57.在第一方向上依次排列的第四有源区、第五有源区和第六有源区，所述第五有源区位于所述第四有源区和所述第六有源区之间，所述第四有源区、所述第五有源区和所述第六有源区都沿和所述第一方向垂直的第二方向延伸。
58.所述第二上拉管形成于所述第六有源区中。
59.所述第二下拉管位于所述第四有源区中，所述第二下拉管的漏区形成所述第二存储节点。
60.所述第二上拉管的金属栅的金属导电材料层和所述第二下拉管的金属栅的金属导电材料层连接形成沿第一方向延伸的第二金属栅条形，所述第二上拉管的金属栅的p型金属功函数层和所述第二下拉管的金属栅形成的n型金属功函数层的第二金属功函数层边界位于所述第四有源区和所述第六有源区之间的场氧化层顶部，所述第五有源区位于所述第四有源区和所述第六有源区之间的设置使得所述第二金属功函数层边界和所述第四有源区的第三间距以及所述第二金属功函数层边界和所述第六有源区的第四间距都增加，以增加所述第二上拉管的电学性能的稳定性。
61.所述第二选择管和所述第三选择管中的一个的源区为所述第二存储节点并位于
所述第四有源区中，所述第二选择管和所述第三选择管中的另一个的源区位于所述第五有源区中且通过接触孔和第一层金属层和所述第二存储节点相连，使得所述第二存储节点的读取路径都不需要经过和所述第二存储节点相连接的金属栅的金属导电材料层，增加了所述第二存储节点的两个读取路径的对称性。
62.进一步的改进是，所述第三间距等于所述第一间距，所述第四间距等于所述第二间距。
63.进一步的改进是，所述第四选择管形成于所述第一有源区中，所述第一选择管形成于所述第二有源区中。
64.进一步的改进是，在所述第一有源区中，所述第四选择管和所述第一下拉管沿所述第二方向排列。
65.所述第四选择管的金属栅的金属导电材料层、所述第一选择管的金属栅的金属导电材料层和所述第二金属栅条形对齐。
66.进一步的改进是，所述第四选择管的沟道区等于所述第四选择管的形成区域的所述第一有源区的第一方向尺寸。
67.所述第一下拉管的沟道区等于所述第一下拉管的形成区域的所述第一有源区的第一方向尺寸。
68.所述第一选择管的沟道区等于所述第二有源区的第一方向尺寸。
69.所述第四选择管的沟道区宽度小于所述第一下拉管的沟道区宽度，所述第四选择管的沟道区宽度等于所述第一选择管的沟道区宽度。
70.进一步的改进是，所述第二选择管形成于所述第四有源区中，所述第三选择管形成于所述第五有源区中。
71.进一步的改进是，在所述第四有源区中，所述第二选择管和所述第二下拉管沿所述第二方向排列。
72.所述第二选择管的金属栅的金属导电材料层、所述第三选择管的金属栅的金属导电材料层和所述第一金属栅条形对齐。
73.进一步的改进是，所述第二选择管的沟道区等于所述第二选择管的形成区域的所述第四有源区的第一方向尺寸。
74.所述第二下拉管的沟道区等于所述第二下拉管的形成区域的所述第四有源区的第一方向尺寸。
75.所述第三选择管的沟道区等于所述第五有源区的第一方向尺寸。
76.所述第二选择管的沟道区宽度小于所述第二下拉管的沟道区宽度，所述第二选择管的沟道区宽度等于所述第三选择管的沟道区宽度。
77.进一步的改进是，所述第一选择管的金属栅的金属导电材料层的顶部通过接触孔连接到第一字线对应的第一层金属层。
78.所述第四选择管的金属栅的金属导电材料层的顶部通过接触孔连接到第二字线对应的第一层金属层。
79.所述第一选择管的漏区的顶部通过接触孔连接到第一位线对应的第一层金属层。
80.所述第四选择管的漏区的顶部通过接触孔连接到第四位线对应的第一层金属层。
81.所述第一下拉管的源区的顶部通过接触孔连接到接地线对应的第一层金属层。
82.所述第一下拉管的漏区的顶部、所述第一选择管的源区的顶部、所述第一上拉管的漏区的顶部以及所述第二金属栅条形的顶部都分别通过接触孔连接到所述第一存储节点对应的第一层金属层。
83.所述第一上拉管的源区的顶部通过接触孔连接到电源电压线对应的第一层金属层。
84.进一步的改进是，所述第二选择管的金属栅的金属导电材料层的顶部通过接触孔连接到第一字线对应的第一层金属层。
85.所述第三选择管的金属栅的金属导电材料层的顶部通过接触孔连接到第二字线对应的第一层金属层。
86.所述第二选择管的漏区的顶部通过接触孔连接到第二位线对应的第一层金属层。
87.所述第三选择管的漏区的顶部通过接触孔连接到第三位线对应的第一层金属层。
88.所述第二下拉管的源区的顶部通过接触孔连接到接地线对应的第一层金属层。
89.所述第二下拉管的漏区的顶部、所述第三选择管的源区的顶部、所述第二上拉管的漏区的顶部以及所述第一金属栅条形的顶部都分别通过接触孔连接到所述第二存储节点对应的第一层金属层。
90.所述第二上拉管的源区的顶部通过接触孔连接到电源电压线对应的第一层金属层。
91.进一步的改进是，所述第一有源区和所述第二有源区都位于第一p阱中。
92.所述第三有源区和所述第六有源区都位于n阱中。
93.所述第四有源区和所述第五有源区都位于第二p阱中。
94.在所述sram单元结构的单元版图结构上，所述n阱位于中间区域，所述第一p阱和所述第二p阱位于所述n阱的两侧。
95.进一步的改进是，所述pmos的金属栅包括依次叠加的p型金属功函数层、n型金属功函数层和金属导电材料层。
96.所述nmos的金属栅包括依次叠加的n型金属功函数层和金属导电材料层。
97.进一步的改进是，所述pmos和所述nmos的金属栅的底部都形成有栅介质层，所述栅介质层包括高介电常数层。
98.在所述栅介质层的表面还形成有底部阻障层，在所述n型金属功函数层的表面还形成有顶部阻障层。
99.进一步的改进是，所述p型金属功函数层的材料包括tin。
100.所述n型金属功函数层的材料包括tial。
101.所述金属导电材料层的材料包括al。
102.进一步的改进是，所述高介电常数层的采用包括二氧化铪，所述底部阻障层的材料包括tin和tan的叠加层，所述顶部阻障层的材料包括tin。
103.本发明将sram单元结构的单元版图结构设置为由互为中心对称的第一子单元版图结构和第二子单元版图结构组成，第一子单元版图结构中包括了第一端口结构的一个选择管即第一选择管和第二端口结构中的一个选择管即第四选择管，使得第一选择管和第四选择管设置在邻近第一子单元版图结构中的第一存储节点的位置并使得的第一存储节点的两个读取路径都不需要经过和第一存储节点相连接的金属栅的金属导电材料层，从而能
增加第一存储节点的两个读取路径的对称性，由于第一子单元版图结构和第二子单元版图结构为中心对称，所以最后能提高各端口对两个存储节点的读取路径的对称性从而能提高读取电流的对称性。
104.同时，本发明的第一子单元版图结构中将一个选择管和第一下拉管形成在相同的有源区即第一有源区中，而将另一个选择管单独设置在第二有源区，且将第二有源区设置在第一有源区和第一上拉管的第三有源区之间，这样就能增加第一有源区和第三有源区之间的间距，这样就能使得由pmos组成的第一上拉管的金属栅的p型金属功函数层和第一下拉管的金属栅的n型金属功函数层之间侧面横向接触形成的第一金属功函数层边界距离第一有源区的第一间距和距离第三有源区的第二间距都会得到增加，由于第一上拉管的沟道区为被金属栅所覆盖的第三有源区，这样在增加第一间距和第二间距之后，能减少第一下拉管的n型金属功函数层的杂质扩散到第一上拉管的沟道区顶部的p型金属功函数层中的数量，从而能降低pmos的电学性能的变异量并从而能提高pmos的电学性能的稳定性。
附图说明
105.下面结合附图和具体实施方式对本发明作进一步详细的说明：
106.图1是现有双端口sram的sram单元结构的电路图；
107.图2是现有双端口sram的sram单元结构的版图；
108.图3a是图2所示的现有双端口sram的sram单元结构的版图中的第一电流路径和第三电流路径的示意图；
109.图3b是图2所示的现有双端口sram的sram单元结构的的版图中的第二电流路径和第四电流路径的示意图；
110.图4a图2所示的现有双端口sram的sram单元结构对应的第一电流路径和第三电流路径的电路图；
111.图4b图2所示的现有双端口sram的sram单元结构对应的第二电流路径和第四电流路径的电路图；
112.图5a是图2的基础上去除了第一层金属层的工艺层并叠加了p型金属功函数层的版图；
113.图5b是图5a中虚线框203处的放大图；
114.图5c是沿图5b中线cc处的剖面结构图；
115.图6是本发明实施例双端口sram的sram单元结构的版图；
116.图7a是图6所示的本发明实施例双端口sram的sram单元结构的版图中的第一电流路径和第三电流路径的示意图；
117.图7b是图6所示的本发明实施例双端口sram的sram单元结构的的版图中的第二电流路径和第四电流路径的示意图；
118.图8a图6所示的本发明实施例双端口sram的sram单元结构对应的第一电流路径和第三电流路径的电路图；
119.图8b图6所示的本发明实施例双端口sram的sram单元结构对应的第二电流路径和第四电流路径的电路图；
120.图9a是图6的基础上去除了第一层金属层的工艺层并叠加了p型金属功函数层的
版图；
121.图9b是图9a中虚线框203处的放大图；
122.图9c是沿图9b中线ff处的剖面结构图。
具体实施方式
123.如图6所示，是本发明实施例双端口sram的sram单元结构的版图；本发明实施例双端口sram的sram单元结构的电路图也请参考图1所示，如图9a所示，是图6的基础上去除了第一层金属层304的工艺层并叠加了p型金属功函数层305的版图；图9b是图9a中虚线框203处的放大图；图9c是沿图9b中线ff处的剖面结构图；本发明实施例双端口sram中的sram单元结构包括：数据存储单元主体结构、第一端口结构和第二端口结构。图1中，第一端口也为a端口，第二端口也为b端口。
124.所述数据存储单元主体结构由第一反相器和第二反相器交叉耦合连接而成并形成互为反相的第一存储节点node1和第二存储节点node2。
125.所述第一端口结构包括第一选择管pg1和第二选择管pg2，所述第二端口结构包括第三选择管pg3和第四选择管pg4。
126.所述第一反相器包括第一上拉管pu1和第一下拉管pd1。
127.所述第二反相器包括第二上拉管pu2和第二下拉管pd2。
128.本发明实施例中，sram单元结构为由8个晶体管组成的8t型结构。所述第一上拉管pu1、所述第二上拉管pu2都为pmos管；所述第一下拉管pd1、所述第二下拉管pd2、所述第一选择管pg1、所述第二选择管pg2、所述第三选择管pg3和所述第四选择管pg4都是nmos管。
129.所述sram单元结构的单元版图结构由互为中心对称的第一子单元版图结构和第二子单元版图结构组成，第一子单元版图结构由所述第一下拉管pd1、所述第一上拉管pu1、所述第一选择管pg1和所述第四选择管pg4的版图组成，第二子单元版图结构由所述第二下拉管pd2、所述第二上拉管pu2、所述第二选择管pg2和所述第三选择管pg3的版图组成。
130.所述第一子单元版图结构包括：
131.在第一方向上依次排列的第一有源区301a、第二有源区301b和第三有源区301c，所述第二有源区301b位于所述第一有源区301a和所述第三有源区301c之间，所述第一有源区301a、所述第二有源区301b和所述第三有源区301c都沿和所述第一方向垂直的第二方向延伸。图6中，所述第一有源区301a、所述第二有源区301b和所述第三有源区301c都呈条形结构，第一方向为所述第一有源区301a、所述第二有源区301b和所述第三有源区301c对应的条形结构的宽度方向，第二方向为所述第一有源区301a、所述第二有源区301b和所述第三有源区301c对应的条形结构的长度方向。
132.所述第一上拉管pu1形成于所述第三有源区301c中。
133.所述第一下拉管pd1位于所述第一有源区301a中，所述第一下拉管pd1的漏区形成所述第一存储节点node1。
134.同时结合图9a和图9c所示，所述第一上拉管pu1的金属栅的金属导电材料层311和所述第一下拉管pd1的金属栅的金属导电材料层311连接形成沿第一方向延伸的第一金属栅条形302a，所述第一上拉管pu1的金属栅的p型金属功函数层305和所述第一下拉管pd1的金属栅形成的n型金属功函数层309的第一金属功函数层边界gg位于所述第一有源区301a
和所述第三有源区301c之间的场氧化层306顶部，所述第二有源区301b位于所述第一有源区301a和所述第三有源区301c之间的设置使得所述第一金属功函数层边界gg和所述第一有源区301a的第一间距d1以及所述第一金属功函数层边界gg和所述第三有源区301c的第二间距d2都增加，以增加所述第一上拉管pu1的电学性能的稳定性。和图5b和图5c比较可知，和现有结构中的间距d101和d102相比，本发明实施例中的间距d1和d2会增加。
135.所述第一选择管pg1和所述第四选择管pg4中的一个的源区为所述第一存储节点node1并位于所述第一有源区301a中，所述第一选择管pg1和所述第四选择管pg4中的另一个的源区位于所述第二有源区301b中且通过接触孔303和第一层金属层304和所述第一存储节点node1相连，使得所述第一存储节点node1的读取路径都不需要经过和所述第一存储节点node1相连接的金属栅的金属导电材料层311，增加了所述第一存储节点node1的两个读取路径的对称性。本发明实施例中，所述第四选择管pg4的源区为所述第一存储节点node1并位于所述第一有源区301a中，所述第一选择管pg1的源区位于所述第二有源区301b中；在其他实施例中也能对所述第一选择管pg1和所述第四选择管pg4形成区域进行互换。
136.所述第二子单元版图结构包括：
137.在第一方向上依次排列的第四有源区301d、第五有源区301e和第六有源区301f，所述第五有源区301e位于所述第四有源区301d和所述第六有源区301f之间，所述第四有源区301d、所述第五有源区301e和所述第六有源区301f都沿和所述第一方向垂直的第二方向延伸。
138.所述第二上拉管pu2形成于所述第六有源区301f中。
139.所述第二下拉管pd2位于所述第四有源区301d中，所述第二下拉管pd2的漏区形成所述第二存储节点node2。
140.所述第二上拉管pu2的金属栅的金属导电材料层311和所述第二下拉管pd2的金属栅的金属导电材料层311连接形成沿第一方向延伸的第二金属栅条形302d，所述第二上拉管pu2的金属栅的p型金属功函数层305和所述第二下拉管pd2的金属栅形成的n型金属功函数层309的第二金属功函数层边界位于所述第四有源区301d和所述第六有源区301f之间的场氧化层306顶部，所述第五有源区301e位于所述第四有源区301d和所述第六有源区301f之间的设置使得所述第二金属功函数层边界和所述第四有源区301d的第三间距d3以及所述第二金属功函数层边界和所述第六有源区301f的第四间距d4都增加，以增加所述第二上拉管pu2的电学性能的稳定性。
141.所述第二选择管pg2和所述第三选择管pg3中的一个的源区为所述第二存储节点node2并位于所述第四有源区301d中，所述第二选择管pg2和所述第三选择管pg3中的另一个的源区位于所述第五有源区301e中且通过接触孔303和第一层金属层304和所述第二存储节点node2相连，使得所述第二存储节点node2的读取路径都不需要经过和所述第二存储节点node2相连接的金属栅的金属导电材料层311，增加了所述第二存储节点node2的两个读取路径的对称性。本发明实施例中，所述第二选择管pg2的源区为所述第二存储节点node2并位于所述第四有源区301d中，所述第三选择管pg3的源区位于所述第五有源区301e中。在其他实施例中也能对所述第一选择管pg1和所述第四选择管pg4形成区域进行互换。
142.所述第三间距d3等于所述第一间距d1，所述第四间距d4等于所述第二间距d2。
143.如图7a所示，是图6所示的本发明实施例双端口sram的sram单元结构的版图中的
第一电流路径和第三电流路径的示意图；第一电流路径对应于电流iread1的路径，第三电流路径对应于电流iread3的路径。可以看出，所述第一电流路径用于读取所述第一存储节点node1，读取时会在所述第一位线a_bl上加读取电压，所述第一电流路径位于所述第一位线a_bl到所述第一下拉管pd1的源区连接的所述接地线vss之间，所述第一电流路径会穿过所述第一选择管pg1、通过接触孔302连接的第一层金属层304和所述第一下拉管pd1。所述第三电流路径用于读取所述第二存储节点node2，读取时会在所述第三位线b_bl上加读取电压，所述第三电流路径位于所述第三位线b_bl到所述第二下拉管pd2的源区连接的所述接地线vss之间，所述第三电流路径会穿过所述第三选择管pg3、通过接触孔302连接的第一层金属层304和所述第二下拉管pd2。可以看出，所述第一电流路径和所述第三电流路径的对称性较好，且不会穿过电阻较大的金属栅条形。
144.如图7b所示，是图6所示的本发明实施例双端口sram的sram单元结构的的版图中的第二电流路径和第四电流路径的示意图；第二电流路径对应于电流iread2的路径，第四电流路径对应于电流iread4的路径。可以看出，所述第四电流路径用于读取所述第一存储节点node1，读取时会在所述第四位线b_blb上加读取电压，所述第四电流路径位于所述第四位线b_blb到所述第一下拉管pd1的源区连接的所述接地线vss之间，所述第四电流路径会穿过所述第四选择管pg4和所述第一下拉管pd1。所述第二电流路径用于读取所述第二存储节点node2，读取时会在所述第二位线a_blb上加读取电压，所述第二电流路径位于所述第二位线a_blb到所述第二下拉管pd2的源区连接的所述接地线vss之间，所述第二电流路径会穿过所述第二选择管pg2和所述第二下拉管pd2。可以看出，所述第二电流路径和所述第四电流路径的对称性较好，且不会穿过电阻较大的金属栅条形。另外，和所述第二电流路径和所述第四电流路径相比，所述第一电流路径和所述第三电流路径中仅多了一段所述第一层金属层304，所述第一层金属层304的电阻较小，故四条电流路径即第一至第四电流路径之间都具有较好的匹配性。
145.如图8a所示，图6所示的本发明实施例双端口sram的sram单元结构对应的第一电流路径和第三电流路径的电路图；可以看出，电流iread1和电流iread3的路径有较好的匹配性。
146.如图8b所示，图6所示的本发明实施例双端口sram的sram单元结构对应的第二电流路径和第四电流路径的电路图；可以看出，电流iread2和电流iread4的路径有较好的匹配性。
147.在所述第一有源区301a中，所述第四选择管pg4和所述第一下拉管pd1沿所述第二方向排列。
148.所述第四选择管pg4的金属栅的金属导电材料层311、所述第一选择管pg1的金属栅的金属导电材料层311和所述第二金属栅条形302d对齐。图6中，所述第四选择管pg4的金属栅的金属导电材料层311形成金属栅条形302b、所述第一选择管pg1的金属栅的金属导电材料层311形成金属栅条形302c。
149.所述第四选择管pg4的沟道区等于所述第四选择管pg4的形成区域的所述第一有源区301a的第一方向尺寸即宽度。
150.所述第一下拉管pd1的沟道区等于所述第一下拉管pd1的形成区域的所述第一有源区301a的第一方向尺寸即宽度。
151.所述第一选择管pg1的沟道区等于所述第二有源区301b的第一方向尺寸。
152.所述第四选择管pg4的沟道区宽度小于所述第一下拉管pd1的沟道区宽度，也即所述第一有源区301a的宽度会变化，在所述第一下拉管pd1的形成区域中所述第一有源区301a的宽度会增加。
153.所述第四选择管pg4的沟道区宽度等于所述第一选择管pg1的沟道区宽度。
154.在所述第四有源区301d中，所述第二选择管pg2和所述第二下拉管pd2沿所述第二方向排列。
155.所述第二选择管pg2的金属栅的金属导电材料层311、所述第三选择管pg3的金属栅的金属导电材料层311和所述第一金属栅条形302a对齐。图6中，所述第二选择管pg2的金属栅的金属导电材料层311形成金属栅条形302e、所述第三选择管pg3的金属栅的金属导电材料层311形成金属栅条形302f。
156.所述第二选择管pg2的沟道区等于所述第二选择管pg2的形成区域的所述第四有源区301d的第一方向尺寸。
157.所述第二下拉管pd2的沟道区等于所述第二下拉管pd2的形成区域的所述第四有源区301d的第一方向尺寸。
158.所述第三选择管pg3的沟道区等于所述第五有源区301e的第一方向尺寸。
159.所述第二选择管pg2的沟道区宽度小于所述第二下拉管pd2的沟道区宽度，所述第二选择管pg2的沟道区宽度等于所述第三选择管pg3的沟道区宽度。
160.所述第一选择管pg1的金属栅的金属导电材料层311的顶部通过接触孔303连接到第一字线a_wl对应的第一层金属层304。
161.所述第四选择管pg4的金属栅的金属导电材料层311的顶部通过接触孔303连接到第二字线b_wl对应的第一层金属层304。
162.所述第一选择管pg1的漏区的顶部通过接触孔303连接到第一位线a_bl对应的第一层金属层304。
163.所述第四选择管pg4的漏区的顶部通过接触孔303连接到第四位线b_blb对应的第一层金属层304。
164.所述第一下拉管pd1的源区的顶部通过接触孔303连接到接地线vss对应的第一层金属层304。
165.所述第一下拉管pd1的漏区的顶部、所述第一选择管pg1的源区的顶部、所述第一上拉管pu1的漏区的顶部以及所述第二金属栅条形302d的顶部都分别通过接触孔303连接到所述第一存储节点node1对应的第一层金属层304。
166.所述第一上拉管pu1的源区的顶部通过接触孔303连接到电源电压线vdd对应的第一层金属层304。
167.所述第二选择管pg2的金属栅的金属导电材料层311的顶部通过接触孔303连接到第一字线a_wl对应的第一层金属层304。
168.所述第三选择管pg3的金属栅的金属导电材料层311的顶部通过接触孔303连接到第二字线b_wl对应的第一层金属层304。
169.所述第二选择管pg2的漏区的顶部通过接触孔303连接到第二位线a_blb对应的第一层金属层304。第二位线a_blb和所述第一位线a_bl组成第一对互补位线。
170.所述第三选择管pg3的漏区的顶部通过接触孔303连接到第三位线b_bl对应的第一层金属层304。所述第三位线b_bl和所述第四位线b_blb组成第二对互补位线。
171.所述第二下拉管pd2的源区的顶部通过接触孔303连接到接地线vss对应的第一层金属层304。
172.所述第二下拉管pd2的漏区的顶部、所述第三选择管pg3的源区的顶部、所述第二上拉管pu2的漏区的顶部以及所述第一金属栅条形302a的顶部都分别通过接触孔303连接到所述第二存储节点node2对应的第一层金属层304。
173.所述第二上拉管pu2的源区的顶部通过接触孔303连接到电源电压线vdd对应的第一层金属层304。
174.所述第一有源区301a和所述第二有源区301b都位于第一p阱中。在图6中，所述第一p阱的形成区域位于虚线dd的左侧。通过在形成所述第一p阱中中形成所述场氧化层306隔离出所述第一有源区301a和所述第二有源区301b。
175.所述第三有源区301c和所述第六有源区301f都位于n阱中。在图6中，所述n阱的形成区域位于虚线dd和虚线ee之间。
176.所述第四有源区301d和所述第五有源区301e都位于第二p阱中。在图6中，所述第二p阱的形成区域位于虚线ee的右侧。通过在形成所述第二p阱中中形成所述场氧化层306隔离出所述第四有源区301d和所述第五有源区301e。
177.在所述sram单元结构的单元版图结构上，所述n阱位于中间区域，所述第一p阱和所述第二p阱位于所述n阱的两侧。
178.如图9c所示，所述pmos的金属栅包括依次叠加的p型金属功函数层305、n型金属功函数层309和金属导电材料层311。
179.所述nmos的金属栅包括依次叠加的n型金属功函数层309和金属导电材料层311。
180.所述pmos和所述nmos的金属栅的底部都形成有栅介质层307，所述栅介质层307包括高介电常数层。
181.在所述栅介质层307的表面还形成有底部阻障层308，在所述n型金属功函数层309的表面还形成有顶部阻障层310。
182.所述p型金属功函数层305的材料包括tin。
183.所述n型金属功函数层309的材料包括tial。
184.所述金属导电材料层311的材料包括al。
185.所述高介电常数层的采用包括二氧化铪，所述底部阻障层308的材料包括tin和tan的叠加层，所述顶部阻障层310的材料包括tin。
186.本发明实施例将sram单元结构的单元版图结构设置为由互为中心对称的第一子单元版图结构和第二子单元版图结构组成，第一子单元版图结构中包括了第一端口结构的一个选择管即第一选择管pg1和第二端口结构中的一个选择管即第四选择管pg4，使得第一选择管pg1和第四选择管pg4设置在邻近第一子单元版图结构中的第一存储节点node1的位置并使得的第一存储节点node1的两个读取路径都不需要经过和第一存储节点node1相连接的金属栅的金属导电材料层311，从而能增加第一存储节点node1的两个读取路径的对称性，由于第一子单元版图结构和第二子单元版图结构为中心对称，所以最后能提高各端口对两个存储节点的读取路径的对称性从而能提高读取电流的对称性。
187.同时，本发明实施例的第一子单元版图结构中将一个选择管和第一下拉管pd1形成在相同的有源区即第一有源区301a中，而将另一个选择管单独设置在第二有源区301b，且将第二有源区301b设置在第一有源区301a和第一上拉管pu1的第三有源区301c之间，这样就能增加第一有源区301a和第三有源区301c之间的间距，这样就能使得由pmos组成的第一上拉管pu1的金属栅的p型金属功函数层305和第一下拉管pd1的金属栅的n型金属功函数层309之间侧面横向接触形成的第一金属功函数层边界gg距离第一有源区301a的第一间距d1和距离第三有源区301c的第二间距d2都会得到增加，由于第一上拉管pu1的沟道区为被金属栅所覆盖的第三有源区301c，这样在增加第一间距d1和第二间距d2之后，能减少第一下拉管pd1的n型金属功函数层309的杂质扩散到第一上拉管pu1的沟道区顶部的p型金属功函数层305中的数量，从而能降低pmos的电学性能的变异量并从而能提高pmos的电学性能的稳定性。
188.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。