晶体管结构的制作方法

1.总体而言，本公开是关于晶体管结构；特定而言，是关于高电压纳米片(nano
‑
sheet)场效晶体管及环绕式栅极(gate
‑
all
‑
around)纳米片场效晶体管。


背景技术：

2.一次性可编程(otp)存储器为一种非易失性存储器(nvm)，仅容许数据被写入至存储器一次。当存储器被编程后，在失去电源时仍会保持其数值。otp存储器被使用于需要可靠且可重复的数据读取的应用中。范例包括启动程序码(boot code)、加密金钥，及模拟、感测器或显示电路的配置参数。otp nvm提供低功率、小面积足迹(area footprint)的存储器结构。otp存储器适用于自微处理器及显示驱动器至电源管理集成电路(pmic)的产品。


技术实现要素：

3.本公开包括一种晶体管结构，包括基板、及位于基板之上的鳍式结构，包括交替的第一及第二纳米片层。晶体管结构还包括外延结构，邻接鳍式结构的末端部分、以及间隔物结构，夹设于鳍式结构的第一纳米片层及外延结构之间。晶体管结构亦包括栅极结构，位于鳍式结构的顶面及侧壁表面，其中栅极结构包括第一电介质及第二电介质，第二电介质薄于第一电介质，布设于第一电介质之上。
4.本公开包括一种存储器电路，包括基板，基板上具有第一装置，包括鳍式结构，具有交替的第一及第二纳米片层，以及第一s/d外延结构，邻接鳍式结构的末端部分，其中每一第一s/d外延结构与第一纳米片层电性隔离。第一装置亦包括第一栅极结构，位于鳍式结构之上，第一栅极结构包括第一电介质及第二电介质。电路还包括第二装置，位于基板之上，具有第二纳米片层，位于第二s/d外延结构之间。第二装置亦包括第二栅极结构，围绕第二s/d外延结构之间的第二纳米片层，其中第二栅极结构包括第二电介质。
5.本公开包括一种形成存储器的方法，包括在基板上形成鳍式结构，其中鳍式结构包括第一及第二纳米片层。方法亦包括在鳍式结构上形成栅极结构，其中栅极结构具有第一电介质及第一栅极电极、以及移除鳍式结构中未被栅极结构覆盖的部分。方法还包括部分蚀刻第一纳米片层的暴露表面，以在鳍式结构中的第一纳米片层中形成凹入部分、在鳍式结构上沉积覆盖层，以填充凹入部分、以及自鳍式结构上蚀刻覆盖层，以在凹入部分形成间隔物结构。此外，方法包括将第一栅极电极置换为第二电介质及第二栅极电极、以及形成外延结构，邻接鳍式结构，使外延结构与第一纳米片层物理接触，并与第二纳米片层之间以间隔物结构隔离。
附图说明
6.本公开的各态样，于阅读下列详述，并搭配附随之图式一同阅读后，可达最佳的理解。
7.图1为一剖面图，依据某些实施例，显示一基板上的高电压纳米片(nano
‑
sheet)场
效晶体管。
8.图2为一剖面图，依据某些实施例，显示一基板上的环绕式栅极(gate
‑
all
‑
around)纳米片场效晶体管。
9.图3a及图3b为流程图，依据某些实施例，显示一方法，用于在一共同基板上同时制造高电压纳米片场效晶体管及环绕式栅极纳米片场效晶体管。
10.图4至图6、图7a及图7b、图8至图10为等角视图(isometric views)，依据某些实施例，显示在一共同基板上同时制造高电压纳米片场效晶体管及环绕式栅极纳米片场效晶体管时的中间结构。
11.图11至图18为剖面图，依据某些实施例，显示在一共同基板上同时制造高电压纳米片场效晶体管及环绕式栅极纳米片场效晶体管时的中间结构。
12.图19为一剖面图，依据某些实施例，显示形成于一共同基板上的高电压纳米片场效晶体管及环绕式栅极纳米片场效晶体管。
13.图20a及图20b为电路布局图，依据某些实施例，显示电压晶体管及位元单元阵列(bit
‑
cell arrays)。
14.其中，附图标记说明如下：
15.100：hv
‑
ns fet
16.110：基板
17.120：硅
‑
锗纳米片层或纳米线
18.130：硅纳米片层或纳米线
19.140：源极/漏极(s/d)外延层
20.150：间隔物结构
21.160：栅极结构
22.160a：栅极电介质
23.160b：高k值栅极电介质
24.160c：栅极电极
25.170：栅极间隔物
26.180：层间电介质(ild)
27.200：lv地
‑
gaa fet
28.160d：界面间层(il)
29.300：制造方法
30.305
‑
360：操作
31.400：区段
32.120(t)：厚度
33.600：图案化光阻结构
34.600w：宽度
35.700：垂直纳米片层结构
36.110p：台座结构
37.710：浅沟槽隔离(sti)结构
38.700l：宽度
39.800：牺牲栅极结构
40.800l：宽度
41.805：多晶硅栅极电极
42.815：栅极覆盖层
43.1000：平面
44.a：数值
45.1200：覆盖层
46.1500：遮罩层
47.1600：区段
48.m
t
：中间部分厚度
49.e
t
：边缘部分厚度
具体实施方式
50.以下公开提供多个不同实施例或范例，用于实施所述标的的不同特征。部件及布局方式的特定范例于下文中叙述，以简化本公开。当然，其仅为范例，而非意图限制。例如，下文所述「一第一特征形成于一第二特征之上」可包括该第一及第二特征被形成为直接接触的实施例，亦可包括额外特征形成于该第一及第二特征之间，使该第一及第二特征不直接接触的实施例。
51.又，空间关系词汇，例如「在...之下」、「低于」、「在...之上」、「高于」等，为叙述方便起见，可于本文中用于叙述一元件或特征与另一/另等元件或特征之间的关系，如图所示。所述空间关系词汇乃意图包含该装置图示的方向，及使用或操作时的其他方向。该设备可朝向其他方向(旋转90度或其他方向)，且本文中使用的这些空间关系词汇可依据该方向以相同方式解读。
52.本文中所使用的「标称」(nominal)一词，乃指称部件或制程操作中，一特征或参数在产品或制程的设计阶段被设定的所欲值或目标值，连同该所欲值以上及/或以下的数值范围。一般而言，该数值范围乃因制造过程中的些微变异或容许误差所致。
53.在某些实施例中，词汇「大约」及「大致上」可表示在一给定量值的数值的5％范围(例如该数值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％)内变异的数值。所述数值仅为范例，而非意图限制。应注意，词汇「大约」及「大致上」可指称所述数值的一百分比，该百分比是由本发明相关领域具技术之人鉴于本文的教示而解读。
54.本文中使用的「垂直」(vertical)一词，乃指称标称正交于基板表面。
55.本文中使用的「绝缘层」一词，乃指称作为电性绝缘体的一层(例如介电层)。
56.环绕式栅极(gaa)场效晶体管(gaa
‑
fet)，例如纳米片(nano
‑
sheet)或纳米线(nano
‑
wire)gaa
‑
fet，相较于栅极结构覆盖半导体鳍式(fin)结构的侧壁部分及顶面的其他种类场效晶体管，在通道区域上具有较佳的栅极控制。由于其环绕式栅极几何结构，故gaa纳米片或纳米线fet可达成较大的有效通道宽度及较高的驱动电流。随着存储器制造商移向gaa
‑
fet，吾人对可运作于高电压(例如约5伏特，例如于一次性可编程(otp)存储器单元中)的纳米片或纳米线fet结构的兴趣与日俱增。otp存储器为一种非易失性存储器(nvm)，仅容许数据被写入至存储器一次。当存储器被编程后，在失去电源时仍会保持其数
值。otp存储器被使用于需要可靠且可重复的数据读取的应用中。范例包括启动程序码、加密金钥，及用于多种电子装置中的模拟、感测器或显示电路的配置参数，所述电子装置包括但不限于智能手机、游戏主机、平板电脑、穿戴式电子装置及其他个人装置。
57.本文中所述的实施例是指涉一些方法，以同时制造用于高电压应用(例如otp存储器单元)的纳米片或纳米线fet、以及低电压gaa fet。例如，高电压纳米片或纳米线fet(在本文中统称为hv
‑
ns fet)可形成于低电压gaa fet(lv
‑
gaa fet)的旁边，其中所述lv
‑
gaa fet运作于约1.8伏特或更低的电压。本文所述的hv
‑
ns fet包括栅极介电堆叠，具有厚度介于1.5纳米至3.5纳米之间的硅氧化物层、及厚度约为1.5纳米的高k值介电层，沉积于该栅极介电堆叠之上。在某些实施例中，薄于约1.5纳米的硅氧化物层无法承受大于约5伏特的操作电压。厚于约3.5纳米的硅氧化物层需要高于约5伏特的操作电压，会增加该hv
‑
ns fet的功率消耗。在某些实施例中，所述hv
‑
ns fet包括金属栅极电极，所述金属栅极电极与lv
‑
gaa fet中可找到者相同。依据某些实施例，相较于lv
‑
gaa fet，所述hv
‑
ns fet包括鳍式结构，具有交替的硅(si)及硅
‑
锗(sige)纳米片层。在某些实施例中，以及在操作时，所述hv
‑
ns fet中的电流导通发生于所述硅纳米片层内。又，hv
‑
ns fet及lv
‑
gaa fet共有相似的源极/漏极(s/d)外延(epitaxial)结构。
58.依据某些实施例，图1为形成于基板110上的hv
‑
ns fet 100的剖面图。依据某些实施例，hv
‑
ns fet 100可运作于约5伏特的电压下。在某些实施例中，图1显示基板110的部分剖面图，而基板110的其他部分可能未被显示。例如，基板110的其他部分可包括额外的hv
‑
ns fet及lv
‑
gaa fet(未图示)。所述额外hv
‑
ns fet及lv
‑
gaa fet可形成于hv
‑
ns fet 100的旁边，或基板110中远离hv
‑
ns fet 100的其他区域。
59.依据某些实施例，hv
‑
ns fet 100包括鳍式结构，由交替的硅
‑
锗纳米片层或纳米线120及硅纳米片层或纳米线130形成。hv
‑
ns fet 100的源极/漏极(s/d)外延层140与硅纳米片层或纳米线130物理性地接触，且与硅
‑
锗纳米片层或纳米线120之间以间隔物结构150隔开。hv
‑
ns fet 100的栅极结构160围绕硅
‑
锗纳米片层或纳米线120及硅纳米片层或纳米线130的鳍式结构，且包括氧化硅(sio2)介电层160a(亦称「栅极电介质(栅极介电层)160a」)，厚度介于约1.5纳米至3.5纳米之间、高k值电介质160b(例如基于铪(hf)的电介质)(亦称「高k值栅极电介质160b」)、及栅极电极160c。在某些实施例中，栅极电极160c还包括用于高k值栅极电介质160b的保护层、功函数层(例如金属层)及金属填充层，未显示于图1中。在某些实施例中，栅极间隔物170包括氮化硅(si3n4或「sin」)、氮化碳化硅(sicn)、或氮氧化碳化硅(sicon)材料。在某些实施例中，栅极间隔物170促进栅极结构160及由硅
‑
锗与硅纳米片层构成的鳍式结构的形成。hv
‑
ns fet 100与邻近的hv
‑
ns fet或lv
‑
gaa fet(未图示)之间以层间电介质(ild)180隔开，该ild 180包括一层或多层介电材料。在某些实施例中，ild 180为基于氧化硅的电介质，还包括氮、氢、碳或上述元素的结合。
60.在某些实施例中，基板110为晶圆块材(bulk wafer)的顶部半导体层，或绝缘体上覆硅(soi)晶圆的顶部半导体层。在某些实施例中，基板110包括结晶硅或其他元素半导体，例如锗(ge)。或者，基板110可包括(i)化合物半导体，例如碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、及/或锑化铟(insb)；(ii)合金半导体，例如硅锗(sige)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)、及/或磷砷化镓铟(gainasp)；或(iii)上述材料的组合。
61.作为范例，下文中的基板110将在其为结晶硅晶圆块材的脉络下被描述。基于本文的公开，可使用前文所述的其他基板或其他基板材料。此等其他基板或其他基板材料落于本公开的精神及范围之内。
62.在某些实施例中，对p型hv
‑
ns fet而言，s/d外延层140包括掺杂硼(b)硅锗(sige)、掺杂硼锗(ge)、掺杂硼锗锡(gesn)、或上述材料的组合。在某些实施例中，对n型hv
‑
ns fet而言，s/d外延层140包括掺杂砷(as)或掺杂磷(p)硅(si)、掺杂碳硅(si:c)、或上述材料的组合。在某些实施例中，s/d外延层140包括二个或更多外延成长层，为简明起见而未图示于图1中。在某些实施例中，s/d外延层140自半导体纳米片层或纳米线130的暴露侧壁表面及基板110的表面成长；例如，半导体纳米片或纳米线130及基板110作为所述s/d外延层的种子层。在某些实施例中，s/d外延层140具有菱形、六边形或其他琢面(faceted)形状。
63.在某些实施例中，若硅锗/硅纳米片或纳米线120及130的宽度(例如沿y方向)显著不同于其高度(例如沿z方向)，例如其宽度大于或小于其高度时，则被称为「纳米片」。在某些实施例中，若硅锗/硅纳米片或纳米线120及130的宽度大致等于其高度，则被称为「纳米线」。作为范例而非限制，下文中的硅锗及硅纳米片或纳米线120及130将在其为纳米片的脉络下被叙述。基于本文的公开，前文所述的硅锗及硅纳米线落于本公开的精神及范围之内。
64.在某些实施例中，每一纳米片层的垂直厚度或高度(例如沿z方向)介于约5纳米至约8纳米之间，且沿y方向的宽度介于约8纳米至约25纳米之间。在某些实施例中，hv
‑
ns fet 100包括二至八个个别的纳米片层，依该fet的所欲电特性而定。此一范围并非限制，且可能具有额外的纳米片层。在某些实施例中，硅纳米片层130为轻度掺杂或未掺杂。若为轻度掺杂，则硅纳米片层130的掺杂程度小于约10
13
原子/立方公分。在某些实施例中，硅锗纳米片层120包括介于约20％至约30％的锗原子浓度。
65.如前文所述，硅锗纳米片层120的边缘部分被间隔物结构150覆盖。在某些实施例中，相同于栅极间隔物170，间隔物结构150包括氮化物，例如氮化硅(sin)、氮化碳化硅(sicn)、或氮氧化碳化硅(sicon)。在某些实施例中，间隔物结构150沿x方向的宽度介于约5纳米至约10纳米之间。如图1所示，间隔物结构150夹设于硅锗纳米片层120及s/d外延层140之间，以电性隔离硅锗纳米片层120及s/d外延层140。
66.依据某些实施例，图2为一剖面图，显示形成于基板110之上的lv
‑
gaa fet 200。依据某些实施例，lv
‑
gaa fet 200被配置为运作于较低电压之下，例如约1.8伏特或更低的电压。如图2所示，lv
‑
gaa fet 200与图1所示的hv
‑
ns fet 100具有相似的部件。然而，二者之间显著的差异包括在lv
‑
gaa fet 200的鳍式结构中不具有硅锗纳米片层120，及在栅极结构160中高k值栅极电介质160b下方不具有栅极电介质160a。更为特定而言，硅锗纳米片层120被栅极结构160替换，该栅极结构160包括额外的界面间层(interfacial layer,il)160d。因此，半导体纳米片层130之间的空间被栅极结构160占据，例如il 160d、高k值栅极电介质160b、及栅极电极160c。在某些实施例中，栅极结构160覆盖硅纳米片层130的中间区段。因此，栅极结构160围绕硅纳米片层130，并形成gaa结构。如图2所示，布设于硅纳米片层130之间的栅极结构160各层，经由间隔物结构150与s/d外延层140隔离。
67.由于前述结构差异，lv
‑
gaa fet 200及hv
‑
ns fet 100的运作方式不同。例如，lv
‑
gaa fet 200为gaa装置，而hv
‑
ns fet 100作为假性鳍式fet(pseudo finfet)装置运作，因栅极结构160主要覆盖硅纳米片层130的侧壁结构及最上方硅纳米片层130的顶面。因此，
hv
‑
ns fet 100并不以gaa配置为特征，亦不作为gaa装置运作。此一配置乃刻意为之，因hv
‑
ns fet 100不同于lv
‑
gaa fet 200，并不需要在通道区域上具有改进的栅极控制。又，前述hv
‑
ns fet 100的配置可减少制造成本。在某些实施例中，hv
‑
ns fet 100及lv
‑
gaa fet 200同时形成于基板110上。
68.依据某些实施例，图3a及图3b为流程图，显示制造方法300，描述了图1中所示的hv
‑
ns fet 100及图2中所示的lv
‑
gaa fet 200形成于一共同基板上，例如基板110。方法300独立于所使用的基板；例如，方法300可用于形成hv
‑
ns fet及lv
‑
gaa fet 200于soi基板或其他种类的基板上。其他制造操作可在方法300的多个操作之间进行，仅为描述清晰明确起见而被略去。此外，部分操作可同时进行，或以不同于图3a及图3b所示的顺序进行。在某些实施例中，一种或多种其他操作可附加或取代本文所述的操作而进行。为叙述方便起见，下文将参照图1、图2及图4
‑
图17所示的实施例，对方法300进行叙述。
69.方法300始自操作305，以及在一基板上(例如基板110)形成交替的硅锗及硅纳米片层的制程。所述层的形成对图1中所示的hv
‑
ns fet 100及图2中所示的lv
‑
gaa fet 200为共同的。图4为部分等角视图，依据操作305，显示硅锗纳米片层120及硅纳米片层130沉积于基板110上。在某些实施例中，硅锗纳米片层120及硅纳米片层130可使用硅甲烷(sih4)、硅乙烷(si2h6)、锗甲烷(geh4)、锗乙烷(ge2h6)、二氯硅烷(sih2cl2)、其他合适气体、或上述气体的组合，以化学气相沉积(cvd)制程，直接成长于基板110上(例如soi基板或块材基板)。如前文所述，硅锗纳米片层120包含介于约20％至约30％之间的锗，而硅纳米片层130大致上不含锗。在某些实施例中，硅锗纳米片层120及/或硅纳米片层130可被掺杂。
70.在某些实施例中，硅锗纳米片层120的厚度定义了每二个硅纳米片层130之间的间隔，且相似地，硅纳米片层130的厚度定义了该堆叠中每二个硅锗纳米片层120之间的间隔。例如，参见图5(为图4中所示的区段400的放大图)，硅锗纳米片层120的厚度120(t)可用于定义硅纳米片层130的间隔。如前文所述，每一纳米片层的厚度可介于约5纳米至约8纳米之间。由于硅锗及硅纳米片层为个别成长，因此所述硅锗纳米片层120及硅纳米片层130可具有彼此相似或不同的厚度。又，每一所述硅锗纳米片层可具有彼此相似或不同的厚度，且相似地，每一所述硅纳米片层可具有彼此相似或不同的厚度。前述厚度排列落于本公开的精神及范围之内。
71.参见图3a，方法300继续进行操作310，以及图案化所述硅锗及硅纳米片层的制程，以形成垂直纳米片层结构。依据操作310，垂直纳米片层结构与图1中所示的hv
‑
ns fet 100及图2中所示的lv
‑
gaa fet 200同时形成。在某些实施例中，该垂直纳米片层结构可以下列方式形成。参见图6及图7a，光阻层(photoresist layer)被旋转涂布(spin
‑
coated)于最上方的硅纳米片层130之上，并随后被图案化，以形成图案化光阻结构600。图案化光阻结构600在随后的蚀刻(etching)制程中作为蚀刻遮罩(etch mask)，在该蚀刻制程中，硅纳米片层130及硅锗纳米片层120未被图案化光阻结构600覆盖的部分(例如未被遮罩)被移除，以形成垂直纳米片层结构700，如图7a所示。在形成垂直纳米片层结构700后，图案化光阻结构600以湿蚀刻(wet etching)制程自垂直纳米片层结构700上移除。在某些实施例中，在前述图案化制程中，基板110亦被图案化，以形成台座(pedestal)结构110p。依据某些实施例，台座结构110p促进浅沟槽隔离(sti)结构710的形成，如图7b所示。在某些实施例中，在操作310中，对在基板110上的hv
‑
ns fet及lv
‑
gaa fet形成多个垂直纳米片层结构(例如相同于
垂直纳米片层结构700者)。
72.在某些实施例中，图案化光阻结构600的宽度600w定义了垂直纳米片层结构700沿y方向的宽度，并随后定义图1中所示的hv
‑
ns fet 100及图2中所示的lv
‑
gaa fet 200中的通道区域宽度。又，借由控制图案化光阻结构600的宽度600w，可将具有不同宽度的垂直纳米片层结构700形成于基板110上。例如，若有需要，则hv
‑
ns fet 100及lv
‑
gaa fet 200可形成为在基板110上的任何所欲位置具有不同的纳米片层宽度。在某些实施例中，图1中所示的hv
‑
ns fet 100的宽度600w介于约8纳米至约25纳米之间。在某些实施例中，小于约8纳米的宽度600w会减低fet运作时的驱动电流，而大于约25纳米的宽度600w会减低通道区域的栅极控制；二者皆非吾人所欲。
73.在自垂直纳米片层结构700上移除图案化光阻结构600后，sti结构710形成于基板110的顶面上。在某些实施例中，为了形成sti结构710，sti材料(例如基于氧化硅的电介质)覆盖性沉积(blanket deposited)于垂直纳米片层结构700及基板110之上。该沉积的sti材料可随后被平坦化(planarization)(例如以化学机械平坦化(cmp)制程)，使该sti材料的顶面与垂直纳米片层结构700的顶面共平面。该平坦化sti材料随后被回蚀(etch back)，使处理后的sti结构710的高度大致相等于台座结构110p，如图7b所示。在某些实施例中，垂直纳米片层结构700突出sti结构710，使sti结构710不覆盖垂直纳米片层结构700的任何侧壁部分，如图7b所示。
74.参见图3a及图8，方法300继续进行操作315，以及形成牺牲栅极(sacrificial gate)结构800于垂直纳米片层结构700上的制程。在此一制造阶段中，操作315在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet200之间为共通的。在某些实施例中，牺牲栅极结构800包括牺牲多晶硅栅极电极805及栅极电介质160a。在某些实施例中，多晶硅栅极电极805及栅极电介质160a可覆盖性沉积，以覆盖垂直纳米片层结构700的侧面及顶面部分，以及sti结构710的顶面。该覆盖性沉积多晶硅栅极电极805及栅极电介质160a随后被图案化，以形成图8所示的牺牲栅极结构800。在某些实施例中，栅极电介质160a包括氧化硅(sio2)或氮氧化硅硅氧化物(sion)，夹设于多晶硅栅极电极805及垂直纳米片层结构700之间。例如，栅极电介质160a在多晶硅栅极电极805之前形成。在某些实施例中，在栅极电介质160a形成之前，界面间层(未图示)借由臭氧(o3)暴露，形成于鳍式结构700之上，厚度约为1纳米。该界面间层的形成亦可包括预先清洗(pre
‑
clean)制程，在进行臭氧暴露之前，自鳍式结构700的表面移除不要的原生氧化物。作为范例而非限制，该预先清洗制程可包括标准清洁剂1(sc
‑
1)清洗(例如水、氨水及过氧化氢的混合物)及标准清洁剂2(sc
‑
2)清洗(例如水、盐酸及过氧化氢的混合物)。在某些实施例中，栅极电介质160a在炉(furnace)中成长，或借由电浆辅助原子层沉积法(peald)沉积，厚度介于约1.5纳米至3.5纳米之间。在某些实施例中，薄于约1.5纳米的栅极电介质无法承受约5伏特的操作电压。相对地，厚于约3.5纳米的栅极电介质需要高于约5伏特的操作电压，会增加hv
‑
ns fet 100的功率消耗。
75.如前文对图1及图2的叙述，栅极电介质160a在hv
‑
ns fet 100中仍为栅极结构160的一部分，而在lv
‑
gaa fet 200之中被il 160d取代。
76.在某些实施例中，牺牲栅极结构800正交于垂直纳米片层结构700的一长度(例如最长维度)形成，例如沿y方向且正交于x方向。又，牺牲栅极结构800并不覆盖垂直纳米片层结构700的全部长度。在某些实施例中，如图8所示，垂直纳米片层结构700的边缘部分并不
被牺牲栅极结构800覆盖(例如不被遮罩)。例如，宽度700l大于宽度800l(700l>800l)。作为范例而非限制，800l可称为「物理栅极长度」，介于约50纳米至约150纳米之间。
77.牺牲栅极结构800的侧壁被栅极间隔物170覆盖，图1及图2中亦有显示。在某些实施例中，栅极间隔物170并未在牺牲栅极结构800的一部分被栅极结构160取代的替换栅极制程中被移除。在某些实施例中，多晶硅栅极电极805的顶面被栅极覆盖层(gate capping layer)或保护层815覆盖。在某些实施例中，栅极覆盖层815可为多层的堆叠。例如，栅极覆盖层815可包括氧化物层(例如氧化硅)及氮化物层(例如氮化硅(sin)、氮氧化硅(sion)、氧碳氮化硅(siocn)等)，未单独图示于图8中。在某些实施例中，栅极覆盖层815及栅极间隔物170保护牺牲栅极结构800不受后续制程操作影响。
78.参见图3a，方法300继续进行操作320，以及移除(例如剪切(trim))垂直纳米片层结构700中未被牺牲栅极结构800覆盖的部分的制程，如图9所示。在某些实施例中，操作320在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。在某些实施例中，此一移除制程包含干蚀刻(dry etching)制程、湿蚀刻制程或二者的组合，且对硅纳米片层130及硅锗纳米片层120具有选择性。在某些实施例中，干蚀刻制程包括蚀刻剂(etchant)，具有(i)含氧气体；(ii)甲烷(ch4)；(iii)含氟气体(例如四氟化碳(cf4)、六氟化硫(sf6)、二氟甲烷(ch2f2)、三氟甲烷(chf3)、及/或六氟乙烷(c2f6))；(iv)含氯气体(例如氯气(cl2)、氯仿(chcl3)、四氯化碳(ccl4)、及/或三氯化硼(bcl3))；(v)含溴气体(例如溴化氢(hbr)及/或溴仿(chbr3))；(vi)含碘气体；(vii)其他合适的蚀刻气体及/或电浆；或上述各物质的组合。湿蚀刻制程可包括使用稀氢氟酸(dhf)、氢氧化钾(koh)溶液、氨水、包含氢氟酸(hf)的溶液、硝酸(hno3)、醋酸(ch3cooh)。或上述各物质的组合。在某些实施例中，所述蚀刻化学物质大致上不会蚀刻sti结构710、栅极覆盖层815及栅极间隔物170。在某些实施例中，sti结构710在前述蚀刻制程中作为蚀刻终止层。如图9所示，操作320的移除制程使基板110的台座结构110p暴露。
79.参见图3a，方法300继续进行操作325，以及自垂直纳米片层结构700对硅锗纳米片层120进行部分蚀刻的制程。在某些实施例中，操作325在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。依据某些实施例，图10显示图9在进行操作325后的结构，其中硅锗纳米片层120的暴露边缘沿x方向横向凹入。在某些实施例中，图11为图10所示结构沿平面1000的剖面图。
80.依据某些实施例，硅锗纳米片层120的暴露边缘以一数值a沿x方向凹入(例如部分蚀刻)，该数值a介于约5纳米至约10纳米之间，如图11所示。在某些实施例中，硅锗纳米片层120的凹入部分可以对硅锗具有选择性的干蚀刻制程达成。例如，基于卤素的化学物质对锗呈现高度蚀刻选择性，而对硅呈现低度蚀刻选择性。因此，相较于大致上不含锗的层(例如硅纳米片层130)，卤素气体会以较高蚀刻率蚀刻含锗层(例如硅锗纳米片层120)。在某些实施例中，所述基于卤素的化学物质包括基于氟及/或基于氯的气体。或者，可使用对硅锗具有高度选择性的湿蚀刻化学物质。在某些实施例中，湿蚀刻化学物质可包括硫酸(h2so4)及过氧化氢(h2o2)的混合物(spm)及稀氢氟酸(dhf)，或氨水、过氧化氢及水的混合物(apm)。前述蚀刻制程进行一定时间，以将所欲量值的硅锗移除。
81.在某些实施例中，具有较高锗原子浓度的硅锗纳米片层120的蚀刻率，高于具有较低锗原子浓度的硅锗纳米片层120的蚀刻率。因此，前述蚀刻制程的蚀刻率可借由调变硅锗
纳米片层120中的锗原子浓度(例如锗含量)而调整。如前文所述，硅锗纳米片层120中的锗含量可介于约20％至约30％之间。因此，具有约20％锗的硅锗纳米片层，其蚀刻会慢于具有约30％锗的硅锗纳米片层。因此，可相应地调整锗浓度，以达成所欲的蚀刻率，以及硅锗纳米片层120与硅纳米片层130之间的选择性。
82.在某些实施例中，低于约20％的锗浓度无法提供适当的硅锗纳米片层120与硅纳米片层130之间的选择性。例如，硅锗纳米片层120与硅纳米片层130之间的蚀刻率会变得大致相似，且二种纳米片层在蚀刻制程中皆被蚀刻。另一方面，对大于约30％的锗浓度而言，锗原子可能自硅锗纳米片层120朝硅纳米片层130向外扩散(例如在成长时)，并改变蚀刻时硅锗纳米片层120与硅纳米片层130之间的选择性。由于锗的向外扩散无法控制，故大于约30％的锗浓度可能导致无法预测的蚀刻量。
83.参见图3a，方法300继续进行操作330，以及沉积覆盖层于垂直纳米片层结构700上的制程。在某些实施例中，操作330在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。在某些实施例中，该覆盖层覆盖性沉积于图11所示的整个结构之上。例如，参见图12，操作330中的覆盖层1200沉积于基板110、垂直纳米片层结构700、栅极间隔物170及栅极覆盖层815的暴露表面之上。在某些实施例中，覆盖层1200的沉积厚度介于约5纳米至约10纳米之间，或任何其他大致上填充图11中所示的凹入值a的厚度。在某些实施例中，覆盖层1200包括基于硅的电介质，例如氮化硅(sin)、氧碳氮化硅(siocn)、氮化碳化硅(sicn)或氮氧化硅(sion)。在某些实施例中，覆盖层1200可以电浆辅助原子层沉积(peald)制程、或其他可沉积顺应性(conformal)层的合适方法进行沉积。如图12所示，覆盖层1200填充由硅锗纳米片层120的凹入边缘部分形成的空间。由于覆盖层1200的沉积，故垂直纳米片层结构700的侧壁表面不再暴露。
84.参见图3b，方法300继续进行操作335，以及蚀刻覆盖层1200的部分，以在硅锗纳米片层120的已蚀刻部分形成间隔物结构150的制程。在某些实施例中，操作335在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。在某些实施例中，覆盖层1200可以干蚀刻制程或湿蚀刻制程进行蚀刻。作为范例而非限制，干蚀刻制程包括有机氟化合物的组合，例如六氟化硫(sf6)、四氟化碳(cf4)、三氟化氮(nf3)、氟仿(chf3)、1,1
‑
二氟乙烷(ch3chf2)、或上述物质的组合。另一方面，湿蚀刻化学物质可包括例如热磷酸(h3po4)。
85.如前文所述，操作335导致间隔物结构150的形成。依据某些实施例，间隔物结构150将硅锗纳米片层120与hv
‑
ns fet 100中的s/d外延层140(例如图1中所示者)及lv
‑
gaa fet 200中的栅极结构160(例如图2中所示者)电性隔离。
86.参见图3b及图13，方法300继续进行操作340，以及在垂直纳米片层结构700暴露表面上形成s/d外延层140的制程。在某些实施例中，操作340在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。在某些实施例中，s/d外延层140以相似于用以形成硅锗纳米片层120及硅纳米片层130的cvd制程成长。例如，p掺杂硅或碳化硅(si:c)s/d外延层140(例如适用于n型fet者)可使用硅甲烷(sih4)前趋物(precursor)成长。在成长时可引入磷(p)掺杂物或碳。在某些实施例中，磷浓度范围介于约1
×
10
21
原子/立方公分至约8
×
10
21
原子/立方公分之间。前述掺杂浓度范围并非限制性，且其他掺杂浓度范围落于本公开的精神及范围之内。
87.因此，硼(b)掺杂硅锗s/d外延层140(例如适用于p型fet者)可包括二个或更多陆
续成长、且具有不同锗原子百分比及硼浓度的外延层。在某些实施例中，第一层的锗原子百分比可介于0至约40％之间，且硼掺杂浓度介于约5
×
10
19
原子/立方公分至约1
×
10
21
原子/立方公分之间。第二外延层的锗原子百分比可介于约20％至约80％之间，且硼掺杂浓度介于约3
×
10
20
原子/立方公分至约5
×
10
21
原子/立方公分之间。又，第三外延层可为覆盖层，具有相似于该第一层的锗原子百分比及硼掺杂浓度(例如锗0至约40％、硼掺杂物约5
×
10
19
原子/立方公分至约1
×
10
21
原子/立方公分)。前述掺杂浓度并非限制性，且其他掺杂浓度落于本公开的精神及范围之内。
88.在某些实施例中，在形成s/d外延层140后，ild 180被沉积并随后被平坦化(例如以cmp制程)，使ild 180大致上与多晶硅栅极电极805共平面。在进行前述平坦化制程时，作为平坦化蚀刻终止层的栅极覆盖层815自多晶硅栅极电极805的顶面被移除。因此，在进行操作340后，多晶硅栅极电极805的顶面暴露，如图13所示。在某些实施例中，ild 180包括sio2、sioc、sion、siocn或sicn，以cvd、物理气相沉积(pvd)、热制程或任何其他合适的沉积方法进行沉积。
89.参见图3b，方法300继续进行操作345，以及自牺牲栅极结构800移除多晶硅栅极电极805的制程。如同方法300的先前各操作，操作345在分别显示于图1及图2中的hv
‑
ns fet 100及lv
‑
gaa fet 200之间为共通的。在某些实施例中，操作345包括湿蚀刻制程，其中多晶硅栅极电极805被选择性移除。在某些实施例中，相较于周围各层，例如栅极电介质160a、栅极间隔物170及ild 180，操作345所使用的湿蚀刻化学物质对多晶硅栅极电极805具有高度选择性。作为范例而非限制，该湿蚀刻化学物质在多晶硅栅极电极805及周围材料(例如栅极电介质160a、栅极间隔物170等)之间的选择性大于约1000:1(例如10000:1)。作为范例而非限制，该湿蚀刻化学物质可包括氢氧化铵(nh4oh)。由于栅极电介质160a夹设于垂直纳米片层结构700及多晶硅栅极电极805之间，故栅极电介质160a保护垂直纳米片层结构700的硅锗/硅纳米片层在蚀刻制程中不被蚀刻。
90.在方法300的此一制造阶段中(例如进行操作340之后)，已部分制造的hv
‑
ns fet及lv
‑
gaa fet共有相似特征。例如，图14显示一种部分制造结构，其可为hv
‑
ns fet或lv
‑
gaa fet。方法300随后的操作可区别hv
‑
ns fet及lv
‑
gaa fet，因所述操作会引入该二种fet的专属特征。
91.参见图3b，方法300继续进行操作350，以及选择性遮罩部分制造的hv
‑
ns fet的制程。例如，硬遮罩(hard mask)层可布设于部分制造的hv
‑
ns fet及lv
‑
gaa fet之上。该硬遮罩层随后被图案化，以选择性地形成遮罩层于所述部分制造的hv
‑
ns fet之上，而不形成于所述部分制造的lv
‑
gaa fet之上。例如，依据操作350，图15显示部分制造的hv
‑
ns fet 100被遮罩层1500覆盖，而部分制造的lv
‑
gaa fet 200不被遮罩层1500覆盖。作为范例而非限制，遮罩层1500可为氮化物层、金属氧化物层或光阻层。
92.参见图3b，方法300继续进行操作355，以及自lv
‑
gaa fet 200的垂直纳米片层结构700移除硅锗纳米片层120的制程。在某些实施例中，操作355乃专用于lv
‑
gaa fet 200，因hv
‑
ns fet 100被遮罩层1500「保护」。在某些实施例中，在移除硅锗纳米片层120之前，栅极电介质160a会先以蚀刻制程(例如湿蚀刻制程)自暴露的lv
‑
gaa fet 200被移除。在某些实施例中，该蚀刻制程并不移除栅极电介质160a被栅极间隔物170覆盖的部分，如图16所示。
93.对硅锗纳米片层120的移除，是使用例如相似于操作352中用于横向蚀刻硅锗纳米片层120的蚀刻化学物质而达成的。例如，在操作355中，硅锗纳米片层120可暴露于基于卤素的化学物质(例如基于氟及/或基于氯的气体)，直到硅锗纳米片层120自垂直纳米片层结构700完全移除为止。在移除硅锗纳米片层120后，硅纳米片层130悬垂于s/d外延层140之间，如图16所示。
94.在某些实施例中，硅纳米片层130的表面可能在操作355后呈现凹入(例如被削薄(thinned))，如图17所示，该图为图16所示的区段1600的放大图。例如，硅纳米片层130的中间部分厚度m
t
可等于或小于边缘部分厚度e
t
(例如e
t
≥m
t
)。在某些实施例中，在操作355后，硅纳米片层130的中间及边缘部分的高度差可介于约2纳米至约4纳米之间，例如(e
t
‑
m
t
)介于约2纳米至约4纳米之间。在某些实施例中，在操作355中对硅纳米片层130进行的前述「削薄」，是由操作355中使用的蚀刻气体的选择性所导致的。例如，该蚀刻化学物质对硅纳米片层130的蚀刻选择性可能不为零。
95.在某些实施例中，在进行操作355后，图15中所示的遮罩层1500自hv
‑
ns fet 100被移除，如图18所示。因此，在进行操作355后，hv
‑
ns fet100被去除遮罩，使随后的制程可同等地施加至hv
‑
ns fet 100及lv
‑
gaa fet 200。
96.参见图3b，方法300继续进行操作360，以及在hv
‑
ns fet 100及lv
‑
gaa fet 200中形成栅极结构160的制程。由于硅锗纳米片层120已自lv
‑
gaa fet 200移除，故栅极结构160会围绕每一硅纳米片层130，如图19所示。同时，栅极结构160会覆盖垂直纳米片层结构700的侧壁及顶面。
97.在某些实施例中，il 160d首先形成，接着形成高k值栅极电介质160b，以及栅极电极160c。在某些实施例中，在hv
‑
ns fet 100中的il 160d无法与栅极电介质160a区分，如图1及图19所示。此乃由于il 160d及栅极电介质160a可由相同材料制造。另一方面，il 160d在lv
‑
gaa fet 200中为可区分的，如图2及图19所示。
98.在某些实施例中，il 160d包括氧化硅或氮氧化硅，且高k值栅极电介质160b包括掺杂或未掺杂氧化铪(hfo2)、基于硅酸铪的材料、或其他k值大于约3.9的合适介电材料。又，栅极电极160c可包括布设于高k值栅极电介质160b上的覆盖层、一个或多个阻障层(barrier layer)、功函数金属(wfm)堆叠、及金属填充层。为简洁起见，前述栅极电极160c各层未图示于图1、图2及图19中。栅极电极160c中wfm堆叠层的数量及种类可调变hv
‑
ns fet 100的阈值电压，以及(最重要地)lv
‑
gaa fet 200的阈值电压。在某些实施例中，该wfm堆叠包括氮化钽(tan)层、氮化钛(tin)层、钛/铝(ti/al)双层、钛
‑
铝(ti
‑
al)合金层、钽
‑
铝(ta
‑
al)合金层、或上述物质的组合。在某些实施例中，金属填充层可包括氮化钛(tin)层及钨(w)金属堆叠。前述il160d、高k值栅极电介质160b及栅极电极160c的材料列表并非全部列举(exhaustive)。因此，可使用另外的材料。此等另外的材料落于本公开的精神及范围之内。
99.在某些实施例中，在形成栅极结构160后，平坦化制程(例如cmp制程)移除沉积于ild 180上的栅极堆叠材料，并大致上平坦化hv
‑
ns fet 100及lv
‑
gaa fet 200，使栅极结构160及ild 180大致上共平面，如图1、图2及图19所示。随后，源极/漏极(s/d)接点及硅化物(silicide)层可形成于s/d外延层140之上。为简洁起见，此等s/d接点及硅化物层未图示于图1、图2及图19中。
100.在某些实施例中，前述hv
‑
ns fet可用于叠接(cascode)组态(例如包括共射极(common
‑
emitter)级馈送至共基极(common
‑
base)级的二级放大器)，以形成高电压驱动器，用于otp电路。依据某些实施例，图20a为otp电路的部分视图，其中由四个叠接组态(例如二重叠接)的hv
‑
ns fet形成的高电压驱动器经由编程字元线(wlp)连接至位元单元阵列(bit
‑
cell array)。在某些实施例中，所述被设置为高电压驱动器的hv
‑
ns fet，相较于hv平面fet(例如不具有纳米片层者)，可减少高电压驱动器约25％至约50％的面积。此乃由于hv
‑
ns fet的尺寸(footprint)小于hv平面fet的尺寸。例如，四重叠接(例如八个fet的叠接组态)的hv平面fet，若使用hv
‑
ns fet，则可减少至三重叠接(例如六个fet的叠接组态)或二重叠接(例如四个fet的叠接组态，如图20a中所示者)。
101.依据某些实施例，图20b为另一范例otp电路，其中，不同于图20a中的位元单元阵列，图20b中的位元单元阵列包括hv
‑
ns fet。在某些实施例中，图20b中所示的位元单元阵列配置的优点，在于其具有相较于图20a中所示的配置更为增进的读取时间(例如增进三倍的读取时间)。
102.本文中所述的实施例乃针对一些方法，用于在一共同基板上形成hv
‑
ns fet及lv
‑
gaa fet。在某些实施例中，hv
‑
ns fet及lv
‑
gaa fet同时被制造。在某些实施例中，hv
‑
ns fet运作于约5伏特的电压下，而lv
‑
gaa fet运作于约1.8伏特或更低的电压下。本文实施例中所述的hv
‑
ns fet包括栅极电介质堆叠，其中包含氧化硅层，厚度介于约1.5纳米至3.5纳米之间，并具有高k值介电层，布设于氧化硅层之上。在某些实施例中，hv
‑
ns fet及lv
‑
gaa fet共有相同的栅极电极。依据某些实施例，hv
‑
ns fet包括鳍式结构，具有交替的硅及硅锗纳米片层。在某些实施例中，以及在运作时，hv
‑
ns fet中的电流传导发生在硅纳米片层之中。又，hv
‑
ns fet及lv
‑
gaa fet共有相似的s/d外延结构。
103.在某些实施例中，具有一种晶体管结构，包括基板、及位于基板之上的鳍式结构，包括交替的第一纳米片层及第二纳米片层。晶体管结构还包括外延结构，邻接鳍式结构的末端部分、以及间隔物结构，夹设于鳍式结构的第一纳米片层及外延结构之间。晶体管结构亦包括栅极结构，位于鳍式结构的顶面及侧壁表面，其中栅极结构包括第一电介质及第二电介质，第二电介质薄于第一电介质，布设于第一电介质之上。
104.在某些实施例中，第一纳米片层窄于第二纳米片层。
105.在某些实施例中，第一纳米片层包括硅锗，且第二纳米片层包括硅。
106.在某些实施例中，第一电介质包括氧化硅，厚度介于约1.5纳米至约3.5纳米之间。
107.在某些实施例中，鳍式结构平行于栅极结构的尺寸介于约8纳米至约25纳米之间。
108.在某些实施例中，还包括栅极间隔物，覆盖第二电介质的侧壁表面及第一电介质的末端部分；以及电介质层，位于基板之上，其中电介质层覆盖外延结构的侧壁表面、栅极间隔物的侧壁表面、以及第一电介质的侧壁表面。在某些实施例中，栅极间隔物的侧壁表面及第一电介质的侧壁表面大致上共平面。
109.在某些实施例中，第一电介质宽于第二电介质。
110.在某些实施例中，具有一种存储器电路，包括基板，基板上具有第一装置，包括鳍式结构，鳍式结构具有交替的第一纳米片层及第二纳米片层，以及第一源极/漏极(s/d)外延结构，邻接鳍式结构的末端部分，其中每一第一s/d外延结构与第一纳米片层电性隔离。第一装置亦包括第一栅极结构，位于鳍式结构之上，第一栅极结构包括第一电介质及第二
电介质。电路还包括第二装置，位于基板之上，第二装置具有第二纳米片层，位于第二s/d外延结构之间。第二装置亦包括第二栅极结构，围绕第二纳米片层且位于第二s/d外延结构之间纳米片，其中第二栅极结构包括第二电介质。
111.在某些实施例中，第一装置还包括间隔物结构，隔离第一s/d外延结构及第一纳米片层。
112.在某些实施例中，第一电介质厚于第二电介质。
113.在某些实施例中，第二装置还包括第一电介质，邻接第二栅极结构的底部侧壁表面。
114.在某些实施例中，第二栅极结构还包括第三电介质，夹设于第二纳米片层及第二电介质之间。
115.在某些实施例中，第一s/d外延结构及第二s/d外延结构分别与第一装置及第二装置的第一纳米片层及第二纳米片层形成物理接触。
116.在某些实施例中，每一第一栅极结构及第二栅极结构包括功函数层及金属填充物。
117.在某些实施例中，第一装置中的每一第一纳米片层的厚度，大致上等于第二装置中相邻的第二纳米片层之间的距离。
118.在某些实施例中，具有一种形成存储器的方法，包括在基板上形成鳍式结构，其中鳍式结构包括第一纳米片层及第二纳米片层。此方法亦包括在鳍式结构上形成栅极结构，其中栅极结构具有第一电介质及第一栅极电极、以及移除鳍式结构中未被栅极结构覆盖的部分。此方法还包括部分蚀刻第一纳米片层的暴露表面，以在鳍式结构中的第一纳米片层中形成凹入部分、在鳍式结构上沉积覆盖层，以填充凹入部分、以及自鳍式结构上蚀刻覆盖层，以在凹入部分形成间隔物结构。此外，此方法包括将第一栅极电极置换为第二电介质及第二栅极电极、以及形成外延结构，邻接鳍式结构，使外延结构与第二纳米片层物理接触，并与第一纳米片层之间以间隔物结构隔离。
119.在某些实施例中，部分蚀刻第一纳米片层的暴露表面包括减少第一纳米片层的长度。
120.在某些实施例中，置换第一栅极电极包括不蚀刻第一电介质。
121.在某些实施例中，将第一栅极电极置换为第二电介质包括沉积第二电介质，其中第二电介质的厚度小于第一电介质的厚度。
122.应注意，「实施方式」一节乃意图用于解释权利要求，而「发明摘要」则否。「发明摘要」可能阐述本公开中发明人所思及的一种或多种实施例，但并非所有可能的实施例；因此，其并非意图以任何方式限制附录的权利要求。
123.前述公开概述了数种实施例的特征，使本发明所属领域具技术之人可对本公开的各态样达到更佳的理解。本发明所属领域具技术之人将注意到，其人可轻易地使用本公开为基础，设计或改良其他制程及结构，以实行与本文所述的实施例相同的目的及/或达成相同的优点。本发明所属领域具技术之人亦将认识到，此等等效结构并未脱离本公开的精神及范围，且其人可对本公开进行多种改变、替换及改造，而不脱离本公开的精神及范围。