半导体装置的形成方法与流程

1.本发明实施例是关于半导体装置的形成方法，特别是关于能够提升性能的半导体装置的形成方法。


背景技术：

2.半导体装置用于各种电子应用，诸如：举例而言个人电脑、移动电话、数码相机及其他电子设备。通常通过在半导体基板上方按照顺序地沉积绝缘或介电层、导电层及半导体层的材料，并使用微影使各种材料层图案化，以形成电路组件及元件在半导体基板上，而制造出半导体装置。
3.半导体产业通过不断地缩减最小部件(feature)的尺寸，而持续改善各种电子组件(例如：晶体管、二极管、电阻器、电容器等)的集成密度，使得更多的组件可以被整合至指定的面积内。


技术实现要素：

4.一实施例是关于一种半导体装置的形成方法。前述半导体装置的形成方法包括：形成第一多个鳍片(first plurality of fins)在基板的第一区域中，第一凹部插入在介于基板的第一区域中的相邻鳍片之间，第一凹部具有第一深度及第一宽度。形成第二多个鳍片(second plurality of fins)在基板的第二区域中，第二凹部插入在介于基板的第二区域中的相邻鳍片之间，第二凹部具有第二深度及第二宽度。第二凹部的第二宽度小于第一凹部的第一宽度，且第二凹部的第二深度小于第一凹部的第一深度。形成第一介电层在第一多个鳍片及第二多个鳍片上方，其中第一介电层填充第一凹部及第二凹部。转换(converting)在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度为经处理的(treated)介电层，其中在第一凹部中的第一介电层的第一转换速率(first rate of conversion)大于在第二凹部中的第一介电层的第二转换速率(second rate of conversion)。
5.另一实施例是关于一种半导体装置的形成方法。前述半导体装置的形成方法包括：蚀刻半导体基板，以形成在半导体基板的第一区域中的多个第一鳍片(a plurality of first fins)以及在半导体基板的第二区域中的多个第二鳍片(a plurality of second fins)。第一凹部插入在介于半导体基板的第一区域中的相邻第一鳍片之间，且第一凹部具有第一深度。其中，第二凹部插入在介于半导体基板的第二区域中的相邻第二鳍片之间，且第二凹部具有第二深度。其中，第一深度大于第二深度，且多个第一鳍片的最外面的(outermost)鳍片的侧壁及多个第二鳍片的最外面的鳍片的侧壁具有相同高度。形成第一介电层在第一多个鳍片及第二多个鳍片上方，其中第一介电层填充第一凹部及第二凹部，且第一介电层包括第一介电材料。转换第一介电材料为第二介电材料，以形成第二介电层。其中在转换第一介电材料为第二介电材料的期间中的第一时间点(first point of time)处，在半导体基板的第一区域中的第一介电材料的第一厚度转换为第二介电材料，在半导
体基板的第二区域中的第一介电材料的第二厚度转换为第二介电材料，且第一厚度大于第二厚度。其中，第一时间点早于第二时间点，且前述第二时间点是在半导体基板的第一区域及半导体基板的第二区域中的第一介电材料完全转换为第二介电材料处。
6.又另一实施例是关于一种半导体装置。前述半导体装置包括：第一多个鳍片；凸起基底部分(raised base portion)；第二多个鳍片及隔离层。第一多个鳍片从基板延伸。第一多个鳍片具有在100nm至180nm的范围内的第一鳍片高度。凸起基底部分从基板延伸。凸起基底部分具有在10nm至60nm的范围内的第一高度。第二多个鳍片在凸起基底部分上。第二多个鳍片具有第二鳍片高度，其中第二鳍片高度及第一高度的总和(sum)在100nm至180nm的范围内。介于第一多个鳍片的鳍片的第一侧壁及第一多个鳍片的相邻鳍片的最接近的(nearest)侧壁之间的第一宽度大于介于第二多个鳍片的鳍片的第二侧壁及第二多个鳍片的相邻鳍片的最接近的侧壁之间的第二宽度。隔离层介于第一多个鳍片的相邻鳍片之间。
附图说明
7.根据以下的详细说明并配合所附图式阅读，能够最好的理解本公开的态样。应注意的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
8.图1是根据一些实施例，描绘鳍式场效晶体管(fin field effect transistor，finfet)的范例的三维视图。
9.图2、图3、图4、图5、图6、图7及图8a是根据一些实施例，在制造鳍式场效晶体管的中间阶段的剖面图。
10.图8b是根据一些实施例，显示介电层转换深度(dielectric layer conversion depth)与(versus)用于退火制程的退火时间轨迹(anneal time traces)。
11.图9、图10、图11、图12、图13、图14a、图14b、图15a、图15b、图16a、图16b、图16c、图16d、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图20c、图21a、图21b、图22a及图22b是根据一些实施例，在制造鳍式场效晶体管的中间阶段的剖面图。
12.其中，附图标记说明如下：
13.26：沟槽
14.33：分隔件
15.46，122：第一区域
16.48，123：第二区域
17.49：硬遮罩层
18.50：基板
19.51：半导体基底
20.52，53：鳍片
21.54：第一介电层
22.55：第二介电层
23.56：隔离区域
24.58：通道区域
25.60：虚设介电层
26.62：虚设栅极层
27.64：遮罩层
28.72：虚设栅极
29.74：遮罩
30.80：栅极密封间隔物
31.82：源极/漏极区域
32.86：栅极间隔物
33.87：接触蚀刻停止层
34.88：第一层间介电质
35.89：区域
36.90：凹部
37.92：栅极介电层
38.94：栅极电极
39.94a：衬层
40.94b：功函数调整层
41.94c：填充材料
42.96：栅极遮罩
43.108：第二层间介电质
44.110：栅极接触物
45.112：源极/漏极接触物
46.124：第三区域
47.126：第四区域
48.140，150：轨迹
49.h1，h2，h3，h4，h5，h6，h7：高度
50.t1，t2：厚度
51.r1：第一深度转换速率
52.r2：第二深度转换速率
53.w1，w2，w3，w4，w5，w6，w7，w8，w9，w10，w11：宽度
具体实施方式
54.以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同部件。以下叙述组件及排列方式的特定范例，以简化本公开。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本公开书叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括上述第一部件与上述第二部件是直接接触(in direct contact)的实施例，且亦可能包括了将其他部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。另外，本公开在不同范例中，可能重复使用元件符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定在此所讨论的不同实施例及/或配置之间有特定的关系。
55.再者，在本文中所用的空间相关用词，诸如“在
…
下方(beneath)”、“下方(below)”、“较低的(lower)”、“之上(above)”、“上部的(upper)”及类似的用词，是为了便于描述图式中一个元件(element)或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。设备可能被转向不同方位(旋转90度或其他方位)，则在本文中使用的空间相关用词也可据此进行相同解释。
56.各种实施例包括应用于但不限于浅沟槽隔离(shallow trench isolation，sti)区域的形成的方法。在形成鳍式场效晶体管(fin field
‑
effect transistor，finfet)装置的内容下讨论本公开的实施例。然而，本公开的方法可以应用于其他类型的装置(例如，纳米结构(包括：纳米线及全绕式栅极(gate all around))场效晶体管(nsfet)或其类似物)。这些实施例包括应用于但不限于在芯片(chip)的第一区域及芯片的第二区域中形成第一介电层的方法。在第一区域中，以第一宽度使第一对相邻的鳍片(first pair of adjacent fins)分离，在第二区域中，以不同于第一宽度的第二宽度使第二对相邻的鳍片(second pair of adjacent fins)分离。举例而言，在第一区域中的鳍片密度可以小于在第二区域中的鳍片密度。随后，在第一区域及第二区域中，应用转换(conversion)制程以使第一介电材料转换为第二介电材料。当第一介电材料在两个相邻的鳍片之间时，第一介电材料到第二介电材料的转换效率(efficiency of conversion)以及转换速率(rate of conversion)取决于介于两个相邻的鳍片的侧壁之间的宽度。这可能会产生不良影响，诸如介于在第一区域中的第一介电层与在第二区域中的第一介电层之间的转换深度不均匀。这可能对经转换的第二介电层的品质及组分具有负面影响，并影响随后的蚀刻制程的蚀刻速率，这可能导致在第一区域及第二区域中蚀刻不均匀，且还可能影响电性性能。本公开的实施例描述了一种制程，前述制程使得在第一区域中的经转换的第二介电层以及在第二区域中的经转换的第二介电层具有更均匀的品质及组分。另外，本发明的实施例允许控制在第一区域及第二区域中的经转换的第二介电层的厚度及深度均匀性(depth uniformity)的能力，并且允许在第一区域及第二区域的两者中，使第一介电材料完全转换为第二介电材料。
57.图1根据一些实施例，以三维视图显示的finfet的范例。finfet包括在基板50(例如，半导体基板)上的鳍片52或鳍片53。隔离区域56设置在基板50中，且鳍片52或鳍片53在相邻的隔离区域56上方突出且在相邻的隔离区域56之间突出。虽然将隔离区域56描述/显示为与基板50分离，但是如本文所用，用语“基板(substrate)”可以用于仅指半导体基板、或包括隔离区域的半导体基板。另外，虽然鳍片52或鳍片53显示为如同基板50的单一连续材料，但是鳍片52或鳍片53及/或基板50可包括单一材料或多个材料。在本文中，鳍片52或鳍片53是指在相邻的隔离区域56之间延伸的部分。
58.栅极介电层92沿着鳍片52或鳍片53的侧壁，且在鳍片52或鳍片53的顶表面上方，且栅极电极94在栅极介电层92上方。源极/漏极区域82设置在相对于栅极介电层92及栅极电极94的鳍片52或鳍片53的两侧中。图1进一步显示了在后面的图式中使用的参考剖面。剖面aa沿着栅极电极94的纵轴，且在举例而言，垂直于介于finfet的源极/漏极区域82之间的电流方向的方向上。剖面bb垂直于剖面aa，且沿着鳍片52或鳍片53的纵轴，且在举例而言，介于finfet的源极/漏极区域82之间的电流方向上。剖面cc平行于剖面aa，并且延伸穿过
finfet的源极/漏极区域。为了清楚起见，后续图式参考这些参考剖面。
59.本文讨论的一些实施例是在使用栅极后制(gate
‑
last)制程形成的finfet的内容下来讨论。在其他实施例中，可以使用栅极先制(gate
‑
first)制程。此外，一些实施例考虑了在纳米结构(例如，纳米片(nanosheet)、纳米线(nanowire)、全绕式栅极(gate
‑
all
‑
around)、或其类似物)场效晶体管(nanostructure field effect transistors，nsfet)或其类似物中使用的态样。
60.图2至图7及图8a、以及图9至图13、图14a、图14b、图15a、图15b、图16a至图16d、图17a、图17b、图18a、图18b、图19a、图19b、图20a至图20c、图21a、图21b、图22a及图22b是根据一些实施例，在制造finfet的中间阶段的剖面图。除了用于多个鳍片的finfet之外，图2至图7及图8a、以及图9至图13显示在图1所示的参考剖面aa。除了用于多个鳍片的finfet之外，图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a及图22a沿着图1中所示的参考剖面aa显示，且图14b、图15b、图16b、图17b、图18b、图19b、图20b、图20c、图21b及图22b沿着图1中所示的类似的剖面bb显示。除了用于多个鳍片的finfet之外，图16c及图16d沿着图1中所示的参考剖面cc显示。
61.在图2中，提供基板50。基板50可以是半导体基板，诸如块材(bulk)半导体，绝缘层上覆半导体(semiconductor
‑
on
‑
insulator，soi)基板或其类似基板，且基板50可以是经掺杂的(例如，以p型或n型掺质)或是未掺杂的。基板50可以是晶圆(wafer)，诸如硅晶圆。一般而言，soi基板是在绝缘层上形成的半导体材料层。绝缘层可以是举例而言，掩置氧化物(buried oxide，box)层、氧化硅(silicon oxide)层或其类似物。绝缘层设置在通常为硅或玻璃基板的基板上。也可以使用其他基板，诸如多层(multi
‑
layered)基板或渐变(gradient)基板。在一些实施例中，基板50的半导体材料可以包括硅(silicon)；锗(germanium)；化合物半导体(compound semiconductor)，包括：碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体(alloy semiconductor)，包括：硅锗(silicon
‑
germanium)、磷砷化镓(gallium arsenide phosphide)、砷化铝铟(aluminum indium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)及/或磷砷化镓铟(gallium indium arsenide phosphide)；或其组合。
62.在图3中，鳍片52形成在基板50的第一区域46中。鳍片52是半导体条(strips)。在一些实施例中，可以通过在基板50中蚀刻沟槽26，而在基板50中形成鳍片52。蚀刻可以是任何可接受的蚀刻制程中的一或多种，诸如反应性离子蚀刻(reactive ion etch，rie)、中性束蚀刻(neutral beam etch，nbe)、其类似物或其组合。蚀刻可以是非等向性的(anisotropic)。虽然鳍片52在图3中显示为具有线性(linear)边缘，但是鳍片52可具有圆弧的(rounded)边缘或任何其他合适的形状。
63.在图4中，在图3所示的结构上方形成硬遮罩层49。硬遮罩层49可以包括氮化硅(silicon nitride)、氧氮化硅(silicon oxynitride)、碳化硅(silicon carbide)、碳氮化硅(silicon carbo
‑
nitride)或其类似物。在图4至图5中，使硬遮罩层49图案化且用作蚀刻遮罩，以进一步蚀刻基板50，并在基板50的第二区域48中形成鳍片53。结果，形成半导体基底51。虽然鳍片53在图5中显示为具有线性边缘，但是鳍片53可以具有圆弧的边缘或任何其
他合适的形状。
64.在图6中，通过合适的制程移除硬遮罩层49。虽然第一区域46可以与第二区域48看似相邻，但是第一区域46可以与第二区域48物理上地分离(如通过分隔件33所示)，且任何数量的装置部件(例如，其他主动装置、掺杂区域、隔离结构等)可设置在介于第一区域46及第二区域48之间。第一区域46包括鳍片52，且第二区域48包括鳍片53，其中鳍片52及鳍片53是半导体条。根据本公开的一些实施例，第二区域48可以称为具有冠状(crown
‑
shape)鳍片。第二区域48包括半导体基底51及在半导体基底51上方并且从半导体基底51向上延伸(extending upwards)的鳍片53。虽然图6显示为存在两个鳍片52及三个鳍片53，但是鳍片52及鳍片53的数量可以是任意的整数，诸如1、2、3、4、5或更大。
65.鳍片52及鳍片53也可以使用替代性实施例来形成。替代性实施例可以包括蚀刻基板50以形成鳍片53；形成牺牲间隔物层以覆盖鳍片53的侧壁及底部；并且将牺牲间隔物层与硬遮罩结合用作蚀刻遮罩，来进一步蚀刻基板50。结果，形成半导体基底51。鳍片52在其侧壁上没有形成牺牲间隔层，因此在其下方没有形成半导体基底。取而代之的是，鳍片52的顶部可以与鳍片53同时形成，且当形成半导体基底51时形成鳍片52的底部。因此，鳍片52的底部可以与半导体基底51的底部实质上(substantially)共面(coplanar)。然后，移除牺牲间隔物层。也可以使用其他方法来形成鳍片52、鳍片53及半导体基底51。
66.可以通过任何合适的方法来使鳍片图案化。举例而言，可以使用一或多种光微影制程来使鳍片52及鳍片53图案化，前述一或多种光微影制程包括双重图案化(double
‑
patterning)或多重图案化(multi
‑
patterning)制程。一般而言，双重图案化或多重图案化制程将光微影制程及自对准制程结合，从而允许创造具有举例而言，间距(pitches)小于使用单一且直接光微影法可获得的间距的图案。举例而言，在一实施例中，形成牺牲层在基板上方，并使用光微影制程使牺牲层图案化。使用自对准制程沿着经图案化的牺牲层旁边(alongside)形成间隔物。然后移除牺牲层，之后可以使用剩余的间隔物来使鳍片图案化。在一些实施例中，可以保留遮罩(或其他层)在鳍片52及鳍片53上。
67.根据本公开的一些实施例，鳍片52可以具有高度h1，前述高度h1可以在从大约100nm至大约180nm的范围内、或者在从大约100nm至大约200nm的范围内的。半导体基底51可以具有高度h2，前述高度h2可以在从大约10nm至大约60nm的范围内、或者在从大约10nm至大约100nm的范围内，且鳍片53可以具有高度h3，前述高度h3可以在从大约40nm至大约170nm的范围内、或者在从大约10nm至大约100nm的范围内。在第一区域46中的相邻鳍片52可以在介于相邻鳍片52的侧壁之间具有宽度w1，且在第二区域48中的相邻鳍片53可以在介于相邻鳍片53的侧壁之间具有宽度w2。宽度w1可大于宽度w2。举例而言，在第一区域46中的鳍片52的鳍片密度(fin density)可以小于在第二区域48中的鳍片53的鳍片密度。宽度w1可以在从大约40nm至大约200nm的范围内，且宽度w2可以在从大约15nm至大约40nm的范围内。半导体基底51可以具有宽度w3，前述宽度w3是在从大约40nm至大约140nm的范围内。每个鳍片53可以具有宽度w4，前述宽度w4可以在从大约2nm至大约20nm的范围内。另外，介于在第一区域46中的最外侧(outermost)鳍片52的侧壁与第二区域48中的最外侧鳍片的侧壁之间的宽度w5可以在从大约40nm至大约100nm的范围内。已经观察到的是，当鳍片52、半导体基底51及鳍片53分别具有上述高度h1、h2及h3时，且在第一区域46中的相邻鳍片52在介于相邻鳍片52的侧壁之间具有上述宽度w1，且在第二区域48中的相邻鳍片53在介于相邻鳍
片53的侧壁之间具有上述宽度w2，可以具有优点。举例而言，当半导体基底51具有大于10nm的高度h2、或者鳍片53具有在从30nm至100nm的范围内的高度h3，在将第一区域46及第二区域48中的第一介电层54转换为第二介电层55的转换制程(参照图8a)之后，可以留下(left)在第二区域48中随后形成的第一介电层54的一部分不转换(unconverted)。作为另一范例，当半导体基底51具有大于60nm且大于100nm的高度h2时，在将第一区域46及第二区域48中的第一介电层54转换为第二介电层55的随后的转换制程(参照图8a)之后，介于在第二区域48中的氮的第二浓度以及在第一区域46中的氮的第一浓度之间的差值可大于第一浓度的10％。由于氮的浓度差异，在用于定义浅沟槽隔离(shallow trench isolation，sti)区域(参照图11)的回蚀制程期间中，第二介电层55的凹入(recessing)可能不均匀。据此，可能导致制造缺陷。
68.通过调整鳍片52及鳍片53的高度，可以控制在第一区域46及第二区域48中随后转换的第二介电层55(参照图9)的厚度及深度均匀性，其允许使在第一区域46及第二区域48的两者中的第一介电层54完全地转换(complete conversion)至第二介电层55。
69.在一些实施例中，鳍片53及鳍片52具有大致上(roughly)相同的高度。举例而言，鳍片52的高度h1可以等于半导体基底51的高度h2及鳍片53的高度h3的总和。插入(interposed)在相邻鳍片52之间的第一凹部具有深宽比(高度h1/宽度w1)，插入在相邻鳍片53之间的第二凹部具有深宽比(高度h3/宽度w2)，且深宽比(高度h1/宽度w1)与深宽比(高度h3/宽度w2)相同或相似。在一些范例中，可以降低(lowered)或者甚至省略半导体基底51。举例而言，鳍片53的最上表面(topmost)低于鳍片52的最上表面的同时，可以降低半导体基底51，使得相较于插入在相邻鳍片52之间的第一凹部的深宽比(高度h1/宽度w1)，插入在相邻鳍片53之间的第二凹部具有相同或较小的深宽比(高度h3/宽度w2)。根据本公开的替代实施例，介于鳍片52及鳍片53之间的高度差值小于鳍片52的高度的10％。
70.在图7中，第一介电层54形成在基板50上方，且在相邻的鳍片52及相邻的鳍片53之间。第一介电层54可以通过流动式化学气相沉积(flowable chemical vapor deposition，flowable cvd，fcvd)(例如，在远程等离子体系统中执行化学气相沉积类(cvd based)的材料沉积，并进行后固化以使其转变为诸如氧化物的另一种材料)制程或其类似制程。在一实施例中，形成第一介电层54，使得第一介电层54的多余介电材料覆盖鳍片52及鳍片53。虽然第一介电层54显示为单层，但是一些实施例可以利用多层。举例而言，在一些实施例中，可以首先沿着基板50及鳍片52或鳍片53的表面形成衬层(未显示)。此后，可以形成诸如上述讨论的填充材料在衬层上方。
71.形成第一介电层54的fcvd制程可以包括将第一区域46、第二区域48及基板50暴露于含硅(silicon
‑
containing)前驱物及含氮(nitrogen
‑
containing)前驱物。在一些实施例中，含硅前驱物是聚硅氮烷(polysilazane)。聚硅氮烷是具有由硅原子及氮原子以交替顺序组成的基本结构(basic structure)的聚合物。在聚硅氮烷中，一般而言，每个硅原子与两个氮原子键结(bound)，或者每个氮原子与两个硅原子键结，因此它们可以主要描述为化学式[r1r2si
‑
nr3]
n
的分子链，其中r1‑
r3可以是氢原子或有机取代基。
[0072]
在一些实施例中，含硅前驱物是硅烷胺(silylamine)，诸如三硅烷胺(trisilylamine，tsa)、二硅烷胺(disilylamine，dsa)或其组合。一或多种载气亦可包括在含硅前驱物中。载气可以包括氦(helium，he)、氩(argon，ar)、氮(nitrogen，n2)、其类似气
体或其组合。
[0073]
含氮前驱物可以包括nh3、n2、其类似物或其组合。在一些实施例中，将含氮前驱物在沉积腔之外的远程等离子体系统(remote plasma system，rps)中活化成等离子体。诸如o2或其类似物的氧源气体(oxygen source gas)可包含在含氮前驱物中，且在rps中活化成等离子体。在一些实施例中，在rps中产生的等离子体通过载气携带到沉积腔中，其中载气包括he、ar、n2、其类似气体或其组合。
[0074]
混合含硅前驱物及含氮前驱物，并使含硅前驱物及含氮前驱物反应，以在基板50上方、介于相邻鳍片52之间及介于相邻鳍片53之间沉积包含硅及氮的第一介电层54。
[0075]
在图8a中，显示用以固化或处理第一介电层54的退火制程，其中诸如通过氧化制程来转换第一介电层54。氧化制程可以包括在含氧环境(例如，蒸汽(steam))中的退火。转换制程可以将第一介电层54转换为第二介电层55，第二介电层55可以是或包括氧化硅(sio
x
)。在一些实施例中，退火制程可以是在大约300℃至大约700℃的温度范围内执行的湿式热退火(wet thermal anneal)制程，并且持续数小时。在一些实施例中，湿式热退火制程可以在从大约400托(torr)至大约760torr的范围内的压力下执行。在一些实施例中，湿式退火包括湿蒸汽，前述湿蒸汽可以通过使用水蒸汽产生器(water vapor generator)、水蒸发器(water vaporizer)或在火炬单元(torch unit)中结合氢气及氧气来产生。
[0076]
在一些实施例中，湿式退火制程可以帮助破坏在第一介电层54中的si
‑
n及si
‑
h键结，并促进si
‑
si及si
‑
o键结的形成。相较于第二区域48，在第一区域46中的第一介电层54到第二介电层55的转换效率及转换速率可以不同。介于两个相邻鳍片之间的第一介电层54至第二介电层55的深度转换速率(rate of depth conversion)可以取决于介于两个相邻鳍片之间的宽度，使得较大的宽度产生较大的深度转换速率。举例而言，第一区域46可以具有第一深度转换速率r1，第二区域48可以具有第二深度转换速率r2，且第一深度转换速率r1大于第二深度转换速率r2。第一深度转换速率r1可以在从7.75到700纳米/(分钟)
1/2
(nm(min)
1/2
)的范围内，且第二深度转换速率r2可以在6.2至600(nm(min)
1/2
)的范围内。结果，在第二区域48中的经转换的第二介电层55的底表面可以以高度h4高于在第一区域46中的经转换的第二介电层55的底表面。
[0077]
在一些实施例中，在第一区域46及第二区域48中的第二介电层55中的氮浓度可以在从1
×
10
19
原子/cm3(atoms/cm3)到1
×
10
21
原子/cm3的范围内。在一些实施例中，在第二区域48中的第二介电层55中的氮浓度可以在第一区域46中的第二介电层55中的氮浓度的10％以内。
[0078]
图8b显示用于如上述图8a所示的将第一介电层54转换为第二介电层55退火制程的第一介电层54的转换深度与退火时间轨迹的范例。轨迹140对应于斜率a，前述斜率a描述可能在介于第一区域46中的一对相邻鳍片(a pair of adjacent fins)之间的第一介电层54的转换速率，同时轨迹150对应于斜率b，前述斜率b描述可能在介于第二区域48中的一对相邻鳍片之间的第一介电层54的转换速率。介于两个相邻鳍片之间的第一介电层54到第二介电层55的转换速率可以取决于介于两个相邻鳍片之间的宽度，使得宽度越大，转换速率越高。在第一区域46中的鳍片52的鳍片密度可以小于在第二区域48中的鳍片53的鳍片密度，且介于在第一区域46中的两个相邻鳍片52之间的宽度可以大于介于在第二区域48中的两个相邻鳍片53之间的宽度。介于在第一区域46中的该对相邻鳍片52之间的第一介电层54
的转换速率(由轨迹140所示)高于介于在第二区域48中的该对相邻鳍片53之间的第一介电层54的转换速率(由轨迹150所示)。
[0079]
图9显示了在将第一介电层54完全转换成第二介电层55的退火制程之后，在形成finfet的中间阶段的剖面图。本公开的实施例描述使第一区域46及第二区域48中的第二介电层55具有更均匀的介电品质及组分的制程。可以将在第一区域46中的经转换的第二介电层55的整个厚度t1的转换时间及在第二区域48中的经转换的第二介电层55的整个厚度t2的转换时间控制在10％以内。在一些实施例中，可以控制在第一区域46中的整个第一介电层54到第二介电层55的转换、以及在第二区域48中的整个第一介电层54到第二介电层55的转换为在相同时间结束。这是通过使用以上在图6中描述的结构来实现的，其中鳍片52具有高度h1，且前述高度h1可以在从大约100nm至大约180nm的范围内，或者在从大约100nm至大约200nm的范围内；在第二区域48中的半导体基底51具有高度h2，且前述高度h2可以在从大约10nm至大约60nm的范围内，或者在从大约10nm至大约100nm的范围内；且在第二区域48中的鳍片53具有高度h3，前述高度h3可以在从大约40nm至大约170nm的范围内，或在从大约10nm至大约100nm的范围内。上面在图6中描述的结构及特定尺寸补偿了介于在第一区域46中的相邻鳍片52之间的第一介电层54的转换速率以及介于在第二区域48中的相邻鳍片53之间的第一介电层54的转换速率的差值。半导体基底51以等于高度h2的量(amount)减少在第二区域48中的第一介电层的厚度，且因此减少了将在第二区域48中的整个第一介电层54转换为第二介电层55所需的转换时间。然后，虽然在第一区域46中的第一介电层54具有更快的转换速率，但是将在第二区域48中的整个第一介电层54转换为第二介电层55的经减少的转换时间能够匹配(match)将在第一区域46中的整个第一介电层54转换为第二介电层55所需的转换时间。另外，由于在第一区域46及第二区域48的两者中将第一介电层54转换成第二介电层55的退火制程花费相同的时间量，因此使得在第一区域46及第二区域48之间的第二介电层55达到更均匀的介电品质及组分。举例而言，在第二区域48中的第二介电层55中的氮浓度可以在第一区域46中的第二介电层55中的氮浓度的10％以内。
[0080]
在图10中，对第二介电层55施加移除制程，以移除鳍片52及鳍片53上方的第二介电层55的材料。在一些实施例中，可以利用诸如化学机械研磨(chemical mechanical polish，cmp)、回蚀(etch back)制程、其组合或其类似制程的平坦化制程。平坦化制程暴露鳍片52及鳍片53，使得在平坦化制程完成之后，鳍片52及鳍片53与第二介电层55的顶表面为水平(level)。在遮罩保留在鳍片52及鳍片53上的实施例中，平坦化制程可以暴露遮罩或移除遮罩，使得在平坦化制程完成之后，遮罩或鳍片52及鳍片53的顶表面各别与第二介电层55的顶表面为水平。
[0081]
在图11中，使第二介电层55凹入(recessed)以形成浅沟槽隔离(sti)区域56。使第二介电层55凹入，使得各别在第一区域46及第二区域48中的鳍片52及鳍片53的上部从介于相邻的sti区域56之间突出。再者，sti区域56的顶表面可以具有如图所示的平坦表面、凸出(convex)表面、凹入(concave)(诸如，碟状(dishing))表面或其组合。通过适当的蚀刻，sti区域56的顶表面可以形成为平坦的、凸出的及/或凹入的。可以使用可接受的蚀刻制程来使sti区域56凹入，诸如使用对第二介电层55的材料具有选择性的蚀刻制程(例如，以比对鳍片52及鳍片53的材料更快的速率来蚀刻第二介电层55的材料)。举例而言，可以使用例如稀氢氟酸(dilute hydrofluoric，dhf)来移除氧化物。在第一区域46及第二区域48中的第二
介电层55的蚀刻速率是取决于在第一区域46及第二区域48的每一个中的介电层品质及组分。本公开的实施例描述了使得在第一区域46及第二区域48中的第二介电层55具有更均匀的品质及组分的制程。这允许在第一区域46及第二区域48中的蚀刻速率均匀性及控制。结果，可以更精确地控制从sti区域56上方突出的鳍片52及鳍片53的高度，并且可以提高良率。在一些实施例中，sti区域56的顶表面可以与插入在介于第二区域48中的相邻鳍片53之间的凹部的底部处于同一水平(level)。
[0082]
图12显示了根据替代实施例的在制造finfet的中间阶段的剖面图。图12显示了在基板50的第一区域122及第二区域123中的鳍片52、以及在基板50的第三区域124及第四区域126中的鳍片53。在第一区域122及第二区域123中的鳍片52可具有高度h5，前述高度h5可以在从大约100nm至大约180nm的范围内，或在从大约100nm至大约200nm的范围内。在第三区域124及第四区域126中的半导体基底51可以具有高度h6，前述高度h6可以在大约10nm至大约60nm的范围内，或者在大约10nm至大约100nm的范围内；在第三区域124及第四区域126中的鳍片53可以具有高度h7，前述高度h7可以在大约40nm至大约170nm的范围内，或在大约10nm至100nm的范围内。在第一区域122中的相邻鳍片52可以在介于第一区域122中的相邻鳍片52的侧壁之间具有宽度w6，并且在第二区域123中的相邻鳍片52可以在第二区域123中的相邻鳍片52的侧壁之间具有宽度w7。宽度w6可以在大约100nm至大约300nm的范围内，且宽度w7可以在大约40nm至大约200nm的范围内。在第三区域124及第四区域126中的半导体基底51可以具有宽度w8，前述宽度w8在大约40nm至大约140nm的范围内。每个鳍片53可以具有宽度w9，前述宽度w9可以在大约2nm至大约20nm的范围内。在第三区域124及第四区域126中的相邻鳍片53在相邻鳍片53的侧壁之间可以具有宽度w10，前述宽度w10可以在大约15nm至大约40nm的范围内。另外，介于在第三区域124中的最外面的鳍片53的侧壁以及在第四区域126中的最外面的鳍片53的侧壁之间的宽度w11可以在大约40nm至大约100nm的范围内。
[0083]
在图12中，使第二介电层55凹入，以形成浅沟槽隔离(sti)区域56。使第二介电层55凹入，使得在第一区域122及第二区域123中的鳍片52的上部以及在第三区域124及第四区域126中的鳍片53的上部从介于相邻的sti区域56之间突出。在第一区域122、第二区域123、第三区域124及第四区域126中的第二介电层55的蚀刻速率取决于在第一区域122、第二区域123、第三区域124及第四区域126的每一个中的介电层品质及组分。本公开的实施例描述了结果在第一区域122、第二区域123、第三区域124及第四区域126中的第二介电层55具有更均匀的品质及组分的制程。这允许在第一区域122、第二区域123、第三区域124及第四区域126中的蚀刻速率均匀性及控制。结果，从sti区域56上方突出的鳍片52及鳍片53的高度可以更精确的控制，且可以提高良率。
[0084]
上述关于图2至图7、图8a、图8b及图9至图11描述的制程仅仅是可以如何形成鳍片52及鳍片53的一个范例。在一些实施例中，可以通过外延生长制程来形成鳍片。举例而言，可在基板50的顶表面上方形成介电层，且沟槽可以蚀刻穿过介电层，以暴露出下层的(underlying)基板50。可以在沟槽中外延生长同质外延(homoepitaxial)结构，且可以使介电层凹入，使得同质外延结构从介电层突出，以形成鳍片。另外，在一些实施例中，异质外延(heteroepitaxial)结构可以用于鳍片52及鳍片53。举例而言，可以使在图10的鳍片52及鳍片53凹入，且可以在经凹入的鳍片52及鳍片53上方外延生长与鳍片52及鳍片53不同的材料。在这样的实施例中，鳍片52及鳍片53包括经凹入的材料、及设置在经凹入的材料上方的
外延生长材料。在另一实施例中，可以在基板50的顶表面上方形成介电层，且沟槽可以蚀刻穿过介电层。然后，可以使用与基板50不同的材料在沟槽中外延生长异质外延结构，且可以使介电层凹入，使得异质外延结构从介电层突出，以形成鳍片52及鳍片53。在外延生长同质外延或异质外延结构的一些实施例中，在生长期间中，可以原位掺杂(in situ doped)外延生长的材料，虽然原位掺杂及植入掺杂(implantations)可以一起使用，但原位掺杂可以消除先前及之后的植入掺杂。
[0085]
更进一步地，在n型区域(例如，n型金属氧化物半导体(n type metal
‑
oxide
‑
semiconductor，nmos)区域)中外延生长与在p型区域(例如，p型金属氧化物半导体(p type metal
‑
oxide
‑
semiconductor，pmos)区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍片52及鳍片53的上部可以由硅锗(si
x
ge1‑
x
，其中x可以在0至1的范围内)、碳化硅、纯的(pure)或实质上为纯的(substantially pure)锗、iii
‑
v族化合物半导体、ii
‑
vi族化合物半导体或其类似物来形成。举例而言，用于形成iii
‑
v化合物半导体的可用材料包括但不限于砷化铟(indium arsenide)、砷化铝(aluminum arsenide)、砷化镓(gallium arsenide)、磷化铟(indium phosphide)、氮化镓(gallium nitride)、砷化铟镓(indium gallium arsenide)、砷化铟铝(indium aluminum arsenide)、锑化镓(gallium antimonide)、锑化铝(aluminum antimonide)、磷化铝(aluminum phosphide)、磷化镓(gallium phosphide)或其类似物。
[0086]
进一步在图11中，可以形成适当的井区(未显示)在鳍片52、鳍片53及/或基板50中。在具有不同井区类型的一些实施例中，可以使用光阻及/或其他遮罩(未显示)，来实现用于n型区域(未显示)及p型区域(未显示)的不同植入步骤。使光阻图案化以暴露基板50的p型区域。可以通过使用旋转涂布(spin
‑
on)技术来形成光阻，且可以使用可接受的光微影技术来对光阻进行图案化。一旦使光阻图案化，在p型区域中可以执行n型掺质植入，且光阻可以用作遮罩，以实质上防止n型掺质植入到n型区域中。n型掺质可以是磷(phosphorus)、砷(arsenic)、锑(antimony)或其类似物，且以等于或小于10
18
cm
‑3的浓度植入到区域中，诸如在介于大约10
16
cm
‑3至大约10
18
cm
‑3的范围内。在植入制程之后，诸如通过可接受的灰化制程移除光阻。
[0087]
接续p型区域的植入之后，形成光阻在p型区域(未显示)中的鳍片52、鳍片53及sti区域56上方。使光阻图案化以暴露基板50的n型区域(未显示)。可以通过使用旋转涂布技术来形成光阻，且可以使用可接受的光微影技术来使光阻图案化。一旦使光阻图案化，可以在n型区域中执行p型掺质植入，且光阻可以用作遮罩，以实质上防止p型掺质植入到p型区域中。p型掺质可以是硼(boron)、氟化硼(boron fluoride)、铟(indium)或其类似物，且以等于或小于10
18
cm
‑3的浓度植入到区域中，诸如在介于大约10
16
cm
‑3至大约10
18
cm
‑3的范围内。在植入制程之后，诸如通过可接受的灰化制程移除光阻。
[0088]
在n型区域(未显示)及p型区域(未显示)的植入之后，可以执行退火以修复植入损伤并活化已经植入的p型及/或n型掺质。在一些实施例中，在生长期间中，可以原位掺杂外延鳍片的生长材料，且虽然原位掺杂及植入掺杂可以一起使用，但原位掺杂可以消除植入掺杂。
[0089]
图13、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a及图22a显示了不连续的第一区域46及第二区域48。虽然第一区域46可以与第二区域48看似相邻，但是第一区
域46可以与第二区域48物理上地分离(如分隔件33所示)，并且可以设置任何数量的装置部件(例如，其他主动装置、掺杂区域、隔离结构等)在介于第一区域46及第二区域48之间。在图13中，在鳍片52及鳍片53上形成虚设介电层。虚设介电层60可以是举例而言，氧化硅、氮化硅、其组合或其类似物，且可以根据可接受的技术沉积或热生长虚设介电层。形成虚设栅极层62在虚设介电层60上方，且形成遮罩层64在虚设栅极层62上方。可以沉积虚设栅极层62在虚设介电层60上方，然后诸如通过cmp平坦化。可以沉积遮罩层64在虚设栅极层62上。虚设栅极层62可以是导电或非导电材料，且可以选自包括非晶硅(amorphous silicon)、多晶硅(polycrystalline
‑
silicon，polysilicon)、多晶硅锗(poly
‑
crystalline silicon germanium，poly
‑
sige)、金属氮化物(metallic nitrides)、金属硅化物(metallic silicides)、金属氧化物(metallic oxides)及金属的群组。可以通过物理气相沉积(physical vapor deposition，pvd)、cvd、溅镀沉积或其他技术来沉积虚设栅极层62。虚设栅极层62可以由其他材料制成，且相较于例如sti区域56的隔离区域及/或虚设届店层60的蚀刻，前述其他材料具有高蚀刻选择性。遮罩层64可以包括举例而言氮化硅、氮氧化硅(silicon oxynitride)或其类似物的一或多层。在此范例中，形成单一虚设栅极层62及单一遮罩层64跨越(across)鳍片52、鳍片53及基板50。应注意的是，仅用于说明目的，而显示虚设介电层60仅覆盖鳍片52及鳍片53。在一些实施例中，可以沉积虚设介电层60，使得虚设介电层60覆盖sti区域56，在sti区域56上方且在介于虚设栅极层62及sti区域56之间延伸。
[0090]
在图14a及图14b中，可以使用可接受的光微影及蚀刻技术，使遮罩层64(参照图13)图案化，以形成遮罩74。然后，可以将遮罩74的图案转移到虚设栅极层62。在一些实施例中(未显示)，还可以通过可接受的蚀刻技术，将遮罩74的图案转移到虚设介电层60上，以形成虚设栅极72。虚设栅极72覆盖鳍片52及鳍片53的各别的通道区域58。遮罩74的图案可以用于将每个虚设栅极72与相邻的虚设栅极物理上地分离。虚设栅极72还可以具有实质上垂直于相应的外延鳍片52及鳍片53的长度方向的长度方向。
[0091]
进一步在图14a及图14b中，可以形成栅极密封间隔物80在虚设栅极72、遮罩74及/或鳍片52及鳍片53的经暴露表面上。可以进行热氧化或沉积，然后进行非等向性蚀刻来形成栅极密封间隔物80。栅极密封间隔物80可以由氧化硅、氮化硅、氮氧化硅或其类似物来形成。
[0092]
在形成栅极密封间隔物80之后，可以执行用于轻掺杂的源极/漏极(lightly doped source/drain，ldd)区域(未明确示出)的植入。在具有不同装置类型的实施例中，类似于以上在图11中所讨论的植入，可以在n型区域上方形成诸如光阻的遮罩，同时暴露p型区域，且可以将适当类型(例如，p型)的掺质植入到p型区域中的经暴露的鳍片52及经暴露的鳍片53中。然后可以移除遮罩。随后，可以在p型区域上方形成诸如光阻的遮罩，同时暴露n型区域，并且可以将适当类型(例如，n型)的掺质植入到n型区域50n中的经暴露的鳍片52及经暴露的鳍片53中。然后可以移除遮罩。n型掺质可以是先前讨论的任何n型掺质，且p型掺质可以是先前讨论的任何p型掺质。轻掺杂的源极/漏极区域可以具有从大约10
15
cm
‑3到大约10
19
cm
‑3的掺质浓度。可以使用退火来修复植入损伤并活化经植入的掺质。
[0093]
在图15a及图15b中，沿着虚设栅极72及遮罩74的侧壁在栅极密封间隔物80上形成栅极间隔物86。可以通过共形地沉积绝缘材料且随后对绝缘材料进行非等向性蚀刻，来形成栅极间隔物86。栅极间隔物86的绝缘材料可以是氧化硅、氮化硅、氧氮化硅、碳氮化硅、其
outward beyond)鳍片52及鳍片53的侧壁。在一些实施例中，如第16c图所示，这些刻面导致相同的finfet的相邻的外延源极/漏极区域82合并(merge)。在其他实施例中，如图16d所示，在外延制程完成之后，相邻的源极/漏极区域82保持分离。在如图16c及图16d所示的实施例中，栅极间隔物86形成为覆盖在sti区域56上方延伸的鳍片52及鳍片53的侧壁的一部分，从而阻挡外延生长。在一些其他实施例中，可以调整用于形成栅极间隔物86的间隔物蚀刻以移除间隔物材料，来允许外延生长的区域延伸到sti区域56的表面。
[0100]
在图17a及图17b中，第一层间介电质(interlayer dielectric，ild)88沉积在图16a及图16b所示的结构上。第一ild 88可以由介电材料形成，且可以通过诸如cvd、等离子体辅助(plasma
‑
enhanced)cvd(pecvd)或fcvd的任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(phosphor
‑
silicate glass，psg)、硼硅酸盐玻璃(boro
‑
silicate glass，bsg)、硼掺杂磷硅酸盐玻璃(boron
‑
doped phosphor
‑
silicate glass，bpsg)、未掺杂的硅酸盐玻璃(undoped silicate glass，usg)或其类似物。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer，cesl)87设置在介于第一ild 88与外延源极/漏极区域82、遮罩74及栅极间隔物86之间。cesl 87可以包括具有比上层的(overlying)第一ild 88的材料的蚀刻速率更低的介电材料，诸如氮化硅、氧化硅、氮氧化硅或其类似物。
[0101]
在图18a及图18b中，可以执行诸如cmp的平坦化制程，以使第一ild88的顶表面与虚设栅极72或遮罩74的顶表面齐平。平坦化制程还可以移除虚设栅极72上的遮罩74、以及沿着遮罩74的侧壁的栅极密封间隔物80及栅极间隔物86的一部分。在平坦化制程之后，虚设栅极72、栅极密封间隔物80、栅极间隔物86及第一ild88的顶表面齐平。因此，虚设栅极72的顶表面通过(through)第一ild 88暴露。在一些实施例中，可以保留遮罩74，在这种情况下，平坦化制程使第一ild 88的顶表面与遮罩74的顶表面齐平。
[0102]
在图19a及图19b中，在蚀刻步骤中移除虚设栅极72及遮罩74(如果存在的话)，从而形成凹部90。也可以移除在凹部90中的虚设介电层60的一部分。在一些实施例中，仅移除虚设栅极72，且保留虚设介电层60，且通过凹部90暴露虚设介电层60。在一些实施例中，虚设介电层60从芯片的第一区域(例如，核心逻辑(core logic)区域)中的凹部90移除，并保留在芯片第二区域(例如，输入/输出(input/output)区域)的凹部90中。在一些实施例中，通过非等向性干式蚀刻制程移除虚设栅极72。举例而言，蚀刻制程可以包括使用反应气体的干式蚀刻制程，前述干式蚀刻制程选择性地(selectively)蚀刻虚设栅极72，且很少或没有蚀刻第一ild 88或栅极间隔物86。每个凹部90暴露及/或上覆(overlies)在鳍片52或鳍片53的相应的通道区域58。每个通道区域58设置在介于相邻对的外延源极/漏极区域82之间。在移除期间中，当蚀刻虚设栅极72时，虚设介电层60可以用作蚀刻停止层。然后，在移除虚设栅极72之后，可以可选地(optionally)移除虚设介电层60。
[0103]
在图20a及图20b中，形成栅极介电层92及栅极电极94以取代栅极。图20c显示图20b的区域89的详细视图。栅极介电层92共形地设置在凹部90中，诸如在鳍片52及鳍片53的顶表面及侧壁上、以及栅极密封间隔物80/栅极间隔物86的侧壁上。亦可形成栅极介电层92在第一ild 88的顶表面上。在一些实施例中，栅极介电层92包括一或多个介电层，诸如氧化硅、氮化硅、金属氧化物(metal oxide)、金属硅酸盐(metal silicate)或其类似物中的一或多层。举例而言，在一些实施例中，栅极介电层92包括通过热氧化或化学氧化形成的氧化
硅的介面层、以及上层的高介电常数(高k，high dielectric constant)介电材料，诸如金属氧化物或铪(hafnium)、铝(aluminum)、锆(zirconium)、镧(lanthanum)、锰(manganese)、钡(barium)、钛(titanium)、铅(lead)的硅酸盐及其组合。栅极介电层92可以包括具有大于大约7.0的k值的介电层。栅极介电层92的形成方法可以包括分子束沉积(molecular
‑
beam deposition，mbd)、原子层沉积(atomic layer deposition，ald)、pecvd及其类似制程。在其中保留虚设介电层60的一部分在凹部90中的实施例中，栅极介电层92包括虚设栅极介电层60的材料(例如，sio2)。
[0104]
栅极电极94分别沉积在栅极介电层92上方，并填充凹部90的其余部分。栅极电极94可以包括含金属的材料，诸如氮化钛(titanium nitride)、氧化钛(titanium oxide)、氮化钽(tantalum nitride)、碳化钽(tantalum carbide)、钴(cobalt)、钌(ruthenium)、铝(aluminum)、钨(tungsten)、其组合或其多层。举例而言，虽然在图20b中显示了单一栅极电极94，但是如图20c所示，栅极电极94可以包括任何数量的衬层94a、任何数量的功函数调整层94b及填充材料94c。在填充凹部90之后，可以执行诸如cmp的平坦化制程，以移除栅极介电层92的多余部分及栅极电极94的材料，这些多余部分在第一ild 88的顶表面上方。因此，栅极电极94及栅极介电层92的材料的剩余部分形成所得的finfet的替代栅极。栅极电极94及栅极介电层92可以统称为“栅极堆叠物(gate stack)”。栅极及栅极堆叠物可以沿着鳍片52及鳍片53的通道区域58的侧壁延伸。
[0105]
可以同时发生在n型区域(未显示)及p型区域(未显示)中的栅极介电层92的形成，使得在每个区域中的栅极介电层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得在每个区域中的栅极电极94由相同的材料形成。在一些实施例中，在每个区域中的栅极介电层92可以通过不同的制程形成，使得栅极介电层92可以是不同的材料，及/或在每个区域中的栅极电极94可以通过不同的制程形成，使得栅极电极94可以是不同的材料。当使用不同的制程时，可以使用各种遮罩步骤来遮蔽及暴露适当的区域。
[0106]
在图21a及图21b中，形成栅极遮罩96在栅极堆叠物(包括栅极介电层92及对应的栅极电极94)上，且栅极遮罩可以设置在栅极间隔物86的相对部分之间。在一些实施例中，形成栅极遮罩96包括使栅极堆叠物凹入，从而在栅极堆叠物上方及介于栅极间隔物86的相对部分之间形成凹部。填充包括诸如氮化硅、氮氧化硅或其类似物的介电材料的一或多层的栅极遮罩96在凹部中，然后进行平坦化制程，以移除在第一ild 88上方延伸的介电材料的多余部分。
[0107]
亦如图21a及图21b所示，沉积第二ild 108在第一ild 88上方。在一些实施例中，第二ild 108是通过流动式cvd方法形成的可流动膜(flowable film)。在一些实施例中，第二ild 108是由诸如psg、bsg、bpsg、usg或其类似物的介电材料形成，且可以通过诸如cvd及pecvd的任何合适的方法来沉积。随后形成的栅极接触物110(图22a及图22b)穿过第二ild 108及栅极遮罩96，以接触经凹入的栅极电极94的顶表面。
[0108]
在图22a及图22b中，根据一些实施例，穿过(through)第二ild 108及第一ild 88形成栅极接触物110及源极/漏极接触物112。形成用于源极/漏极接触物112且穿过第一ild 88及第二ild 108的开口，并且形成用于栅极接触物110且穿过第二ild 108及栅极遮罩96的开口。可以使用可接受的光微影及蚀刻技术来形成开口。在开口中形成诸如扩散阻障层、粘着层或其类似层的衬层(未显示)及导电材料。衬层可包括钛(titanium)、氮化钛
(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)或其类似物。导电材料可以是铜(copper)、铜合金(copper alloy)、银(silver)、金(gold)、钨(tungsten)、钴(cobalt)、铝(aluminum)、镍(nickel)或其类似物。可以执行诸如cmp的平坦化制程，以从第二ild 108的表面上移除多余材料。剩余的衬层及导电材料形成源极/漏极接触物112及栅极接触物110在开口中。可以执行退火制程，以在介于外延源极/漏极区域82与源极/漏极接触物112之间的介面处形成硅化物(silicide)。源极/漏极接触物112物理上地且电性上地耦合至外延源极/漏极区域82，且栅极接触物110物理上地且电性上地耦合至栅极电极94。源极/漏极接触物112及栅极接触物110可以以不同的制程形成，或者可以以相同的制程形成。虽然显示为以相同的剖面形成，但是应当理解的是，源极/漏极接触物112及栅极接触物110中的每一个可以形成为不同的剖面，这可以避免接触物的短路。
[0109]
本公开的实施例具有一些有利部件。所公开的方法的使用可以产生以转换介于具有第一宽度的第一对相邻鳍片之间的第一介电层为第二介电层，并转换介于具有不同于第一宽度的第二宽度的第二对相邻鳍片之间的第一介电层为第二介电层的能力，其中第一宽度是介于第一对相邻鳍片的侧壁之间，第二宽度是介于第二对相邻鳍片的侧壁之间，使得第二介电层具有更均匀的品质及组分。在随后的蚀刻制程期间中，这允许控制介于第一对相邻鳍片之间的第二介电层及介于第二对相邻鳍片之间的第二介电层的蚀刻速率以及蚀刻均匀性。另外，所公开的方法允许控制在介于第一对相邻鳍片之间的经转换的第二介电层及在介于第二对相邻鳍片之间的经转换的第二介电层的厚度及深度均匀性的两者。
[0110]
根据一实施例，方法包括：形成第一多个鳍片(first plurality of fins)在基板的第一区域中，第一凹部插入在介于基板的第一区域中的相邻鳍片之间，第一凹部具有第一深度及第一宽度。形成第二多个鳍片(second plurality of fins)在基板的第二区域中，第二凹部插入在介于基板的第二区域中的相邻鳍片之间，第二凹部具有第二深度及第二宽度。第二凹部的第二宽度小于第一凹部的第一宽度，且第二凹部的第二深度小于第一凹部的第一深度。形成第一介电层在第一多个鳍片及第二多个鳍片上方，其中第一介电层填充第一凹部及第二凹部。转换(converting)在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度为经处理的(treated)介电层，其中在第一凹部中的第一介电层的第一转换速率(first rate of conversion)大于在第二凹部中的第一介电层的第二转换速率(second rate of conversion)。在一实施例中，方法进一步包括：使经处理的介电层凹入(recessing)，其中在使经处理的介电层凹入之后，第一多个鳍片及第二多个鳍片在经处理的介电层的上表面上方突出，其中经处理的介电层的上表面与第二凹部的底表面齐平(level with)。在一实施例中，第一深度在从100nm至180nm的范围内，且第二深度在从40nm至170nm的范围内。在一实施例中，第一深度与第二深度之间的差值在从10nm至60nm的范围内。在一实施例中，在转换在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度之后，经处理的介电层具有在第一凹部中的氮的第一浓度(first concentration of nitrogen)以及在第二凹部中的氮的第二浓度，且第二浓度在第一浓度的10％以内。在一实施例中，在转换在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度的期间中，在第一凹部中的第一介电层的第一转换速率在从7.75至700纳米/(分钟)
1/2
(nm/(min)
1/2
)的范围内。在一实施例中，在转换在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度的期间中，在第二
凹部中的第一介电层的第二转换速率在从6.2至600nm/(min)
1/2
的范围内。在一实施例中，转换在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度包括：暴露第一介电层至含氧(oxygen
‑
containing)环境中。在一实施例中，转换在第一凹部中的第一介电层的整个厚度及在第二凹部中的第一介电层的整个厚度包括：在含氧环境中执行热退火制程。在一实施例中，经处理的介电层包括氧化物(oxide)。
[0111]
根据另一实施例，方法包括：蚀刻半导体基板，以形成在半导体基板的第一区域中的多个第一鳍片(a plurality of first fins)以及在半导体基板的第二区域中的多个第二鳍片(a plurality of second fins)。第一凹部插入在介于半导体基板的第一区域中的相邻第一鳍片之间，且第一凹部具有第一深度。其中，第二凹部插入在介于半导体基板的第二区域中的相邻第二鳍片之间，且第二凹部具有第二深度。其中，第一深度大于第二深度，且多个第一鳍片的最外面的(outermost)鳍片的侧壁及多个第二鳍片的最外面的鳍片的侧壁具有相同高度。形成第一介电层在第一多个鳍片及第二多个鳍片上方，其中第一介电层填充第一凹部及第二凹部，且第一介电层包括第一介电材料。转换第一介电材料为第二介电材料，以形成第二介电层。其中在转换第一介电材料为第二介电材料的期间中的第一时间点(first point of time)处，在半导体基板的第一区域中的第一介电材料的第一厚度转换为第二介电材料，在半导体基板的第二区域中的第一介电材料的第二厚度转换为第二介电材料，且第一厚度大于第二厚度。其中，第一时间点早于第二时间点，且前述第二时间点是在半导体基板的第一区域及半导体基板的第二区域中的第一介电材料完全转换为第二介电材料处。在一实施例中，转换第一介电材料包括在从300℃至700℃的范围内的温度下执行热退火制程。在一实施例中，转换第一介电材料包括在从400托(torr)至760torr的范围内的压力下执行湿式退火(wet anneal)。在一实施例中，第一凹部具有大于第二凹部的第二宽度的第一宽度。在一实施例中，在转换第一介电材料为第二介电材料之后，在第二介电材料中的氮的浓度在从1x10
19
原子/公分3(atoms/cm3)至1x10
21 atoms/cm3的范围内。
[0112]
根据一实施例，半导体装置包括：第一多个鳍片；凸起基底部分(raised base portion)；第二多个鳍片及隔离层。第一多个鳍片从基板延伸。第一多个鳍片具有在100nm至180nm的范围内的第一鳍片高度。凸起基底部分从基板延伸。凸起基底部分具有在10nm至60nm的范围内的第一高度。第二多个鳍片在凸起基底部分上。第二多个鳍片具有第二鳍片高度，其中第二鳍片高度及第一高度的总和(sum)在100nm至180nm的范围内。介于第一多个鳍片的鳍片的第一侧壁及第一多个鳍片的相邻鳍片的最接近的(nearest)侧壁之间的第一宽度大于介于第二多个鳍片的鳍片的第二侧壁及第二多个鳍片的相邻鳍片的最接近的侧壁之间的第二宽度。隔离层介于第一多个鳍片的相邻鳍片之间。在一实施例中，隔离层具有等于第一高度的厚度。在一实施例中，隔离层包括介电材料，前述介电材料包括氧化物。在一实施例中，隔离层具有在从1x10
19
atoms/cm3至1x10
21
atoms/cm3的范围内的氮浓度。在一实施例中，第二多个鳍片的第二鳍片高度在从40nm至170nm的范围内。
[0113]
前述内文概述了各种实施例的部件，使所属技术领域中具有通常知识者可以更佳地了解本公开的态样。所属技术领域中具有通常知识者应可理解的是，他们可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到与在本文中介绍的各种实施例相同的目的及/或达到相同的优点。所属技术领域中具有通常知识者也应理解的是，这些等效的构型并未脱离本公开的发明精神与范围，且在不脱离本公开的发明精神与范围的情况下，
可对本公开进行各种改变、取代或替代。